一种专用进位链优化设计

提出了一种适合FPGA高效运算的专用进位链结构.基于应用范围方面的考虑.我们先对典型的行波进位做了一定的改进.目的是增强逻辑模块的功能实现能力和提高运算速度.提出进位链设计的策略.设计一种基于高效加法器像选择进位、超前进位的进位新结构.结果表明这种优化设计提高了芯片的运算速度,同时比现有的结构要快2倍左右.     

采用复合传输线的高速进位线路

在已经发表的电流型进位线路中,脉冲变压器的绕组电容和晶体管的存储效应限制了它的运算速度,特别是限制了重复频率的提高。本文所介绍的一种进位线路,由于在结构上采用了三绕组的脉冲变压器、把传送线路分开并使在传送进位信号的线路内不包含门单元等措施,因而能使传送速度提高、工作稳定。为了研完这种传送线路的结构和探求这种进位方式的速度的上限,做了一个40位的传送线路,并进行了实验。实验的结果是成功的,进位信号的传送速度能达每位0.25毫微秒。     

基于组间进位预测的快速进位加法器

为加快密码系统中大数加法的运算速度,提出并实现一种基于组间进位预测的快速进位加法器。将参与加法运算的大数进行分 组,每个分组采用改进的超前进位技术以减少组内进位延时,组间通过进位预测完成不同进位状态下的加法运算,通过每个组产生的进位状态判断最终结果。性能分析表明,该进位加法器实现1 024位大数加法运算的速度较快。     

微处理机运算器的结构分析

在设计微处理机运算器时,为了既提高芯片的集成度及利用率,而又保证运算速度的要求,设计者对内部总线结构、ALU的控制逻辑及电路、进位链、标志位电路等部分采用了不尽相同的结构,本文拟就上述问题的有关特点进行一些分析与探讨。     

超前进位加法器研究

从硬件底层优化设计考虑,将串行加法转变为超前进位加法来提高底层的运算速度.通过设计超前进位加法将迭代关系去掉,使各变量运算彼此相对独立,避免进位传播.来降低门级层数,最终提高运算速度.     

原理图输入方法设计32位超前进位加法器

本文介绍了用原理图输入方法设计一款图象处理ASIC芯片中乘加单元的核心运算部件——32位超前进位加法器，出于速度(时延)和面积折衷优化考虑，它以四位超前进位加法器和四位超前进位产生器为基本设计单元级联而成，因此该电路具有速度和面积的折衷优势。选择原理图输入方法，是考虑到本电路复杂度不高，而原理图输入可控性好，效率高，可靠性强且直观，可以熟悉较底层的结构。文章先给出电路的设计实现，并且是先设计四位超前进位加法器，再提出32位超前进位加法器的设计思想和设计原理，然后再通过测试文件的逻辑验证正确。本设计的所有内容，都将在SUN工作站上Cadence工具Schematic Composer中完成。     

基于PLC的SD加法器在DSP领域中的应用

本文提出了一种以SD（Singed-Digit)数表示的求和计算方法，克服了传统的二进制数表示求和过程中产生的进位对运算速度的限制，并在此基础上应用硬件描述语言（VHDL）设计实现了基于可编程逻辑器件（PLD）的SD加法器，简化了求和运算过程。实验证明，通过这种算法可得到运算速度高，电路结构简单的高速加法器，以满足数字信号处理（DSP）系统的高性能要求。     

快速进位的高速加法器

本文介绍了采用饱和晶体管快速进位电路的试验性高速二进制并行加法器。加法器由进位链、进位与求和控制电路、进位放大器以及求和电路构成。加法器电路的性能优良并且其逻辑结构简单,只需要较少组件。本文略述其操作原理,而详细地叙述加法器电路的研制,也涉及到进位传送的实验结果。当进位链上的开关晶体三极管在进位信号加入以前就已经达到饱和时,36位的进位传送时间需要80毫微秒。     

高速加法綫路

本文将电子计算机中加法功能的进位部份特别抽出用逻辑代数加以描述,文中叙述了用晶体管、二极管、脈冲变压器构成这种功能的进位电路于一拍时鐘脈冲的间隔内完成,并采用元件数量比较少的并行加法器,使加法速度飞跃地上升。其次,还谈到用于二进位的情况,也叙述了用到十进位的效果。考虑到科学计算上所需耍的位数制成了一个40位的进位电路,所得的工作特性很好。     

二进制加法器的高速进位电路

本文描述了二进制并行加法器的高速进位电路。电路由串联连接的射极跟随器组成,形成加法器各位进位信号的传输通路。 利用通用电路分析程序,对8级单块集成进位电路进行计算机模拟,预计每级进位延迟0.25毫微秒。 具有射极跟随器进位电路的8级加法器实验装置产生的每级进位延迟小于0.6毫微秒。用计算机模拟实验进位电路得到的结果与实际测量极其一致。实验电路性能和模拟单块电路性能之间的差别,是由于寄生负载不同。 对于采用单块进位电路的两个24位数和24个TTL全加器级,整个加法时间是22毫微秒,其中17毫微秒为传送通过第一级加法器需要的时间。     

实现快速运算的剩余系统

一、概述 二进制与十进制具有许多优点,它们已广泛地用于数字计算机的算术运算。但是,由于它们是一种固定基的加权数制,所以对于任何算术运算,其结果的每一位数字不仅依赖于操作数的对应位,而且依赖于比该位低的数位上的所有数字。由于运算时需要考虑进位传送,不可能实现所有数位的并行运算,从而使得算术运算的速度受到限制。随着电子计算机运算速度的迅速提高,在执行算术运算时为了处理     

一种简便的阿拉伯数字／汉字转换算法模型

阿拉伯数字是一种十进制数字,用有位值计数方法表示数量。它的数值是位值与数码的统一,十个数码随位置的改变而改变其表示的数值,进位基数是“10”。人民币币值也使用十进制表示法,其进位基数也是“10”。因此,用阿拉伯数字表示人民币的币值,就可以省去币值基准单位以外的位值字符。如选取“元”为币值基准单位,无论多大或多小的币值数量都是一串阿拉伯数字后面加上一个“元”字。     

含有快速进位链的FPGA布局系统研究*

为了使FPGA（field grogrammable gate array）布局系统能够处理含有快速进位链及IP(intellectual property)核的复杂电路,在模拟退火算法的基础上,提出一种新的FPGA布局算法。该算法对含有快速进位链和不含快速进位链的电模块分别构造和调用不同的评价函数。以此来优化布局系统,实验结果表明,此布局系统与最具代表性的VPR（versatile place and route）布局系统相比增加了处理进位链和IP核功能,提高了布局系统性能。     

高性能桶形整数加法器的设计

为了提高加法器的运算速度,提出了一种新型并行整数加法算法——桶形整数加法算法。该加法器以半加器为基础,将并行与迭代反馈思想相结合,根据每轮迭代后进位链的值判断是否已经累加结束,可以在保持低功耗的同时提高运算速度。仿真结果表明,该桶形整数加法器在面积少量增加的基础上,速度提高明显。     

一种用于高速地址产生的32位加法器电路的实现

本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度，其进位电路中采用了动态门和多米诺逻辑。结果表明，在1．8v、0．18μm工艺下进行电路模拟，进行一次加法进位传递的时间为466ps。     

TTL中规模集成电路及其应用

<正> 三、算术逻辑运算单元算术逻辑运算单元是功能较强的中规模集成电路。除了能进行快速加法运算外还能进行其它算术运算(如减法……)及逻辑运算(如逻辑乘、求反……)。集成化运算单元的结构设计主要考虑两个问题: (一)提高运算速度,普遍在片内采用超前进位技术;运算单元要能扩展,能和专门的快速进位扩展器配合,组成多片快速运算单元。     

基于DNA自动机的串行二进制进位加法的实现

提出了一种基于DNA自动机的串行二进制进位加法的实现方法。对于一位二进制的进位加法，通过预先设计的DNA自动机模型在一个试管中以自动机的方式完成。对于”位二进制的进位加法，通过将n个类似的试管按照从低位到高位的顺序组成串行网络；将低位加法操作产生的进位转移到高位试管，组成高位自动机的输入符号串，完成高位的加法操作。这种运算方式类似于电子计算机中加法运算系统，为DNA计算机实现算术运算提供了一种新颖的方法。     

高效缩1码模2n+1加法器设计与优化

针对目前存在的缩1码模2~n+1加法器的优缺点,设计出一个有效的基于进位选择的缩1码模2~n+1加法器。在模加法器的进位计算中,采用进位选择计算代替传统的进位计算,进位计算前缀运算量明显减少。分析和实验结果表明,对于比较大的n值,进位选择缩1码模2~n+1加法器在保持较高运算速度的前提下,有效地提高了集成度。     

高速浮点乘法部件的CMOS电路设计

本文提出了一种有效的高速乘法器结构,该结构具有连线简单、速度快的优点,阐述了用传输管实现的串行进位加法器、存储进位加法器(CSA)和子倍数选择电路的设计思想。     

采用晶体管和隧道二极管的高速加法器和比较器

本文对采用晶体管和隧道二极管相组合的基本组件作了描述。对用这种组件构成的比较器和半加器进行了定性讨论。介绍了全加器电路的详细设计和容差分析,并推导出满足容差要求的最佳设计公式。对全加器电路的进位部分进行了开关分析。结果表明,在一般接线情况下杂散元件(而不是真实的器件)的性能是造成进位延迟的主要因素。文章介绍了一个八位加法器的试验结果。加法器每一级的平均进位延迟时间为3/4毫微秒。