基于关键路径的三模冗余表决器插入算法

在FPGA的三模冗余设计中,寄存器的反馈环路会导致错误持续出现,严重影响三模冗余的容错性能,因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法,同时提出了基于关键路径的表决器插入算法,该算法在表决器的插入时避开关键路径,缓解了三模冗余设计中插入表决器时增加延时的影响。与国外同类算法相比,该文算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时减少3%~10%,同时算法运算速度平均提高35.4%。     

微小卫星星载综合电子系统技术综述

随着微小卫星技术的提高,高功能密度、低成本并且能够快速研制的微小卫星已经成为现代航天领域的研究热点之一。 但传统的微小卫星电子系统集成度较低,板间连线复杂,可靠性较低,质量、体积、功耗和性能等多方面需求相互制约,逐渐不能 满足微小卫星发展的需求。 微小卫星星载综合电子系统的提出,实现了其在体积、质量有限的情况下,可靠性、功耗和性能等方 面的全面提高。 在微小卫星综合电子系统发展历程和研究现状的基础上,分析了微小卫星综合电子系统在通用化和柔性化设 计中应用的关键技术,并总结其目前的挑战和未来的发展趋势。     

防火墙寄存器技术的FPGA低功耗布线算法研究*

针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。     

基于区域重组的异构FPGA工艺映射算法

传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.     

基于LS-SVM和核密度估计的概率性风电功率预测

近年来风电在我国发展迅猛,但风速的不稳定性和间歇性,使风电功率也具有同样的性质,这样的电功率注入会带来电力系统运行的不稳定,因此,风电功率的预测对风电并网及使用具有重要意义。鉴于此,开展风电功率的短期预测研究,利用LS-SVM对风电功率进行建模并实现确定性的短期预测,在此基础上使用非参数统计法对确定性预测模型的预测误差进行拟合获得其密度函数,计算各功率段的置信区间以得到概率性预测结果,从而提高风电功率预测结果的实用性和可靠性。与常用的自回归滑动平均模型和BP神经网络模型进行对比实验,证明本方法的性能及优势。     

基于数组分块的FPGA高级综合编译优化算法

针对FPGA高级综合中提高矩阵存储并行的问题, 提出了一种基于数组分块的编译优化算法, 用来优化以矩阵乘法为代表的矩阵应用。算法在LLVM编译器架构下对访存密集的数组进行分块, 然后对迭代空间进行对应的合并, 最后修改迭代空间与数据空间之间的数据访问。与AutoESL循环展开算法的实验对比表明, 在分块数目最优的情况下, 矩阵乘法电路的延时平均被降低46%, 资源平均被降低39%。因而该基于数组分块的高级综合编译优化算法能有效降低电路延时和资源使用量。     

可编程逻辑阵列减少毛刺的低功耗布线算法

随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%.     

改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法

为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理,有效地降低了电路规模和关键路径延迟,同时提高了算法运行速度.实验数据表明,文中算法使寄存器和节点规模平均下降41％和48％,关键路径延迟减小30％;与同类方法相比,该算法运行时间平均下降17％.     

面向算术单元的FPGA工艺映射算法

本文提出了一种针对算术单元的FPGA工艺映射算法ArithM.实验结果表明,与公认ABC中的黑盒子映射算法相比,本文算法能平均减少逻辑单元面积7%,减少电路关键路径延时5%.ArithM采用了单元共享、平衡算术链以及吸收邻近节点三种方法来优化算术资源.     

可编程逻辑阵列分段递进优化布局算法研究

为了提高FPGA(Field Programmable Gate Array)的布通率并优化电路的连线长度,在模拟退火算法的基础上,该文提出一种新的FPGA布局算法。该算法在不同的温度区间采用不同的评价函数,高温阶段采用半周长法进行快速优化布局,低温阶段在评价函数中加入变量因子并进行适度的回火处理,以此来优化布局。实验表明,该算法提高了布通率,优化了连线长度,与最具代表性的VPR(Versatile Place and Route)布局算法相比布线通道宽度提高了近6%,电路总的连线长度降低了4~23%。