一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

一种嵌入于微处理器的8位乘加器的设计

给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值作为一个部分积参与部分积压缩阵列的累加运算,节省了一级超前进位加法器;压缩阵列采用了一种新型4∶2压缩器,进一步缩短了延时,节省了面积。     

混合压缩比结构16×16阵列乘法器设计

在比较各种树型结构的基础上,提出了一种适合于16×16阵列乘法器的混合压缩比结构。并且采用改进布斯编码算法和符号补偿技术,用VHDL语言设计出了一个16×16有/无符号数乘法器。仿真结果表明,该乘法器综合性能优于采用IA和Wallace结构的乘法器,可用作数字系统中的乘法单元模块。所提出的混合压缩比结构还可以作为10-2压缩器应用于更高位数乘法器的设计之中,具有较高的实用价值。     

全CPLAs16×16位快速乘法器的设计

本文给出了一个16×16位快速补码乘法器的设计方案。这个乘法器中的部份积采用SD数表示形式和SD数的加法算法;部件全部采用高速、低功耗的CPLA作为基本元件、并给出了由CPLA构成的全并行加法器T.P.A.的逻辑设计;结构上采用由T.P.A.组成的加法二叉树。这类乘法器的一次乘法时间是比例于log_2n,是O(log_2n)级乘法器,它的一次乘法时间可期望在120ns以下。     

基于改进的BOOTH编码的高速32×32位并行乘法器设计

采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源，提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元，仿真结果验证了设计方案的正确性。     

基于流水线重构技术的16×16位乘加器的设计

比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.     

GF(2m)域上Ⅱ型最优正规基的字级乘法器

通过研究Ⅱ型最优正规基及重序正规基之间的关系及特点,提出了一种GF(2m)域上Ⅱ型最优正规基字级乘法器.该型乘法器比串行结构乘法器更快速,比并行结构乘法器更节省资源;算法针对字级结构进行了最优,相比其他字级结构乘法器具有更小的空间复杂度.实验表明,该乘法器可以获得很高的时钟频率,且不受运算字长的影响.     

GF(2m)上椭圆曲线标量乘的硬件结构实现

基于Reyhani Masoleh提出的GF(2m)高斯正规基乘法实现了三拍非流水的正规基乘法器,并基于该乘法器实现了一种高性能López-Dahab标量乘硬件结构.Reyhani-Masoleh算法利用乘法矩阵的对称性降低了乘法的复杂度;而López-Dahab标量乘算法由于采用投影坐标,计算速度快且可以有效降低存储需求.基于Reyhani-Masoleh乘法器的López-Dahab标量乘结构可以有效利用两种算法的优势,可以达到目前最好的标量乘硬件结构的性能.     

一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计

大维度矩阵乘法常采用子矩阵分块法实现,子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题,提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构,并完成了硬件设计实现与性能验证工作。主要工作如下:(1)优化了矩阵乘法的数据组织,实现输入矩阵规模与IO带宽无关,能够最大限度地利用器件内部逻辑和存储资源;(2)根据优化后数据组织形式设计了链式乘法器硬件,实现源数据计算和传输重叠操作;(3)增强乘法器对矩阵规模的适应性,所设计的链式乘法器可实时配置为多条独立链,并行多组运算;(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作,在该芯片上本文提出的链式乘法器最多支持800个运算单元,是经典脉动结构规模的8倍;在相同运算器个数下,本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。     

一种适用于多媒体处理器的MAC单元的设计

多媒体处理经常包括许多乘加操作 .给出了一种新型的适用于多媒体处理器的 MAC单元的设计 ,它用两个 8b× 8b的乘法器来完成 3种不同字长情况下的乘加操作 :第 1种情况是 16 b× 16 b整数或序数乘加 ;第 2种情况是 8b× 16 b、16 b× 8b或 8b× 8b整数或序数乘加 ,其中 8位被乘数又可以分为高字节和低字节两种 ;第 3种情况是两个 8b× 8b整数或序数乘加并行操作 .除第 1种情况需要 2个周期外 ,其余操作都可在 1个周期内完成 ,且其在AT2 及功耗的折衷考虑方面优于提到的另两种方法     

基于分治算法的ECC乘法器结构及实现

针对椭圆曲线密码体制中的有限域乘法运算,讨论基本的串行结构、并行结构以及串并混合结构乘法器的硬件实现及存在的缺陷,提出一种改进的乘法器结构。该结构利用分治算法,通过低位宽乘法运算级联,降低运算复杂度,减少所需的时钟数。FPGA实验结果证明新结构在相同频率下有更小的面积和时间乘积。GF（2^233）域上椭圆曲线点乘采用此结构一次计算仅需0．811ms,满足椭圆曲线密码体制的应用要求。     

适合资源受限环境的GF(2m)域上乘法器结构

椭圆曲线密码体制因其每比特最大的安全性受到越来越广泛的重视。而有限域上的乘法运算,成为决定椭圆曲线上的标量乘法运算速度的主要因素。文中基于Massey-Omura乘法器,和另外一种并行乘法器,提出了一种新型的有反馈的并行乘法器结构,结构需要8(m-1)个异或门和(8m-7)个与门。比起原来的乘法器,门数有了很大的减少。因此这种结构比较适合资源受限的环境中应用。     

基于FPGA的有限域乘法算法的分析和比较

介绍椭圆曲线密码系统和超椭圆曲线密码系统中的乘法模块,在现有的3种乘法算法基础上,设计乘法的硬件框图,并用VHDL语言加以实现,同时对其实现速度和芯片面积进行比较。实验结果表明,在4个不同乘法器的实现方案中,8 bit串并混合乘法器的整体性能较优。     

基于改进4-2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

混合数系统全并行乘法算法及其实现

本文应用多值逻辑理论研究高速乘法,提出了普通二进制和对称二进制冗余数的混合数系统的全并行乘法算法以及实现它的三值ECL(3V-ECL)线路.所设计的阵列乘法器具有速度高、结构简单和工艺性好的特点.因此,很适合制作LSI.用于计算机中,与普通的乘法器一样.     

基于改进4—2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

基于Karatsuba递归思想的Montgomery模乘算法

采用大数的高基表示方法和Karatsuba递归思想改进了Montgomery模乘中的IFIOS实现算法,该算法可以应用于RSA公钥体制下的模乘法器的设计.模乘运算的速度决定了公钥加密系统和众多通信系统的系统性能,通过与IFIOS算法的比较分析发现,改进后的算法具有使用的乘法次数少、并行性能高等优点,是一种适合设计硬件的高效算法.此算法也适用于其他公钥体制的加解密处理器.     

公开密钥算法芯片的设计与实现

以RSA算法为例,探讨公钥密码处理芯片的设计与优化。首先提出公钥密码芯片实现中的核心问题,即大整数模幂运算算法和大整数模乘运算算法的实现;然后针对RSA算法,提出Montgomery模乘算法的CIOS方法的一种新的快速硬件并行实现方法,其中采用加法与乘法并行运算以及多级流水线技术以提高性能,较大地减少乘法运算时间,显著提高模乘器的运算性能。     

一种伪流水线型椭圆曲线双标量乘法的FPGA实现与验证

一些重要的椭圆曲线密码算法需要计算两个输入无关的椭圆曲线标量乘法,以缩短这些算法的计算时间为目的,提出了一种伪流水线型椭圆曲线双标量乘法VLSI体系结构.并对该结构在GF(2163)上对进行FPGA实现与验证.针对此结构还设计了一种字长为w的伪流水线型字串行GF(2m)乘法器.结果显示,该系统可以在较高的时钟频率下使用约4[-m/w]-(m-1)个时钟周期数完成输入无关的双椭圆曲线标量乘法计算.和近期其他文献的结果比较,这种VLSI结构计算双椭圆曲线标量乘法使用时钟周期数最少,性能最高.