全CPLAs16×16位快速乘法器的设计

本文给出了一个16×16位快速补码乘法器的设计方案。这个乘法器中的部份积采用SD数表示形式和SD数的加法算法;部件全部采用高速、低功耗的CPLA作为基本元件、并给出了由CPLA构成的全并行加法器T.P.A.的逻辑设计;结构上采用由T.P.A.组成的加法二叉树。这类乘法器的一次乘法时间是比例于log_2n,是O(log_2n)级乘法器,它的一次乘法时间可期望在120ns以下。     

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

64位子字并行整数乘法器设计

介绍了一种64位子字并行整数乘法器,用相同的硬件可实现64bit×64bit的整数乘法操作操作,又可实现4个16bit×16bit的子字并行整数乘法操作.此乘法器采用了一种简单有效的修正算法,并在部分积累加之前合并了修正值.采用这种算法实现的子字并行乘法器总体结构与传统的乘法器结构不同.经过spice模拟,此乘法器达到了较优的延迟.     

FT-SIMD:一种高性能乘法器的设计

为了提高多媒体数据的处理能力,高性能DSP普遍引入了SIMD技术。作为DSP重要组成部分的乘法器也必须具备这一功能。本文对SIMD乘法器的实现进行深入研究,提出了一种新的SIMD乘法器体系结构,采用两个16×8乘法器,通过对其操作数和结果进行符号扩展和拼接等处理,简单而高效地实现了16位FT-SIMD乘法器。同时,本体系结构可以扩展为32位和64位的SIMD乘法器。     

超高速阵列式数码乘法器的研制

本文介绍了一种新的数码乘法器结构 :采用一级逻辑门结构实现阵列式数码乘法器 ,并采用 CMOS工艺技术实现新结构的 8× 8位超高速阵列式数码乘法器。     

基于符号补偿的RISC-V处理器乘法器优化

针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构。基于符号补偿的基4-Booth编码减少了部分积的数量,降低了符号位进位翻转带来的功耗。改进的Wallace树型结构减少了部分积累加所花费的时钟周期,缩短了乘法器的关键路径,降低了乘法指令的执行延迟。利用VCS仿真验证了改进的乘法器功能正确性,通过板级测试评估了其性能。结果表明,本文的乘法器功能正确,相较于PicoRV32,执行整型乘法指令所花费的时钟周期缩短了88.2%。Dhrystone分数提高了71.7%,功耗降低了4.9%。     

基于CSD编码的16位并行乘法器的设计

文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少.该编码电路用于乘法器中可以减少一半的部分积数目,文中设计了一种16位有/无符号的乘法器,其采用了Wallace加法树和超前进位加法器,整个设计用Verilog HDL语言实现了RTL描述,并在Altera公司的FPGA上进行了实验验证,结果表明该乘法器是可行性的.     

基于流水线重构技术的16×16位乘加器的设计

比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.     

兼容X86指令的32位乘法器的分析与设计*

通过研究X86指令手册中各种乘法指令,分析其可能需要的微指令类型,结合龙腾C2的微体系结构,对执行部件以及译码部件工作作出权衡,同时又考虑到旁路设计的需求,设计出适应不同乘法指令类型及结果时机需求的三级流水32位有符号、无符号混合树型乘法器结构。使用基4布斯编码,对操作数的高位进行分析,将传统的17个部分积转变为16个部分积,减少了乘法部件的面积,同时在逻辑上给出了关断开关,尽量减少电路的翻转频率,有效地降低了电路的功耗。     

基于分形与JPEG的混合图像压缩算法

根据分形图像压缩算法具有潜在高压缩比的特点,提出基于分形与JPEG算法的混合图像压缩算法。将结合四叉树算法的分形图像压缩算法用于32×32和16×16的子块区域编解码,JPEG算法用于剩余区域编解码。实验结果表明,该算法具有较高的压缩比和解码图像质量,当压缩比较大时,其解码图像的块效应明显弱于JPEG算法。     

基于改进的BOOTH编码的高速32×32位并行乘法器设计

采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。     

一种用于SOC中快速乘法器的设计

本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计中,采用了改进的Booth算法来减少部分积的数目,用压缩的Wallace Tree结构将产生的部分积相加以减少关键路径的延时。该电路通过Hspice仿真最大延迟达到9.32ns,从而获得较高的速度和性能。     

VLIW处理器可重组乘法器单元设计

在VLIW多媒体芯片的设计过程中,针对传统乘法器与加法器的不足,提出了一种新的分叉华莱氏树结构的乘法器模型,采用可重用的模块化设计思想,通过重用一位全加器阵列对乘法器进行扩展,处理器可以在一个乘法器单元内部同时支持多个32/16/8位的乘法运算,同时使乘法单元的速度和面积均得以优化。仿真测试表明,新的乘法器结构可有效减少FFT、滤波等信号处理以及多媒体处理中常用算法的执行周期,提高了实际运行速度,进一步增强了VLIW处理器在多媒体与信号处理运算上的能力。     

混合数系统全并行乘法算法及其实现

本文应用多值逻辑理论研究高速乘法,提出了普通二进制和对称二进制冗余数的混合数系统的全并行乘法算法以及实现它的三值ECL(3V-ECL)线路.所设计的阵列乘法器具有速度高、结构简单和工艺性好的特点.因此,很适合制作LSI.用于计算机中,与普通的乘法器一样.     

基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n²)降低为线性级别,同时面积开销降低约70%。     

高速32位伪随机数发生器电路设计

文章提出了一种实现32位伪随机发生器电路设计方案。该方案的关键是对产生伪随机数所需要的乘法器和模2n－1加法器的设计。针对所采用的伪随机数迭代函数的特殊性,提出了特定的32位×16位乘法器以及模231－1加法器实现方案,使电路的速度得以提高,规模得以减小。整个电路设计采用VHDL语言描述,并通过了逻辑仿真验证。文章同时介绍了一般乘法器以及并行前缀模2n－1加法器的设计原理。     

一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计

大维度矩阵乘法常采用子矩阵分块法实现,子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题,提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构,并完成了硬件设计实现与性能验证工作。主要工作如下:(1)优化了矩阵乘法的数据组织,实现输入矩阵规模与IO带宽无关,能够最大限度地利用器件内部逻辑和存储资源;(2)根据优化后数据组织形式设计了链式乘法器硬件,实现源数据计算和传输重叠操作;(3)增强乘法器对矩阵规模的适应性,所设计的链式乘法器可实时配置为多条独立链,并行多组运算;(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作,在该芯片上本文提出的链式乘法器最多支持800个运算单元,是经典脉动结构规模的8倍;在相同运算器个数下,本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源，提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元，仿真结果验证了设计方案的正确性。     

基于FPGA的单精度浮点数乘法器设计

设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。     

基于SIMD部件的四倍精度浮点乘加器设计

如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点SIMD FMA部件,设计并实现了一种新的四倍精度浮点乘加器(QPFMA),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点SIMD FMA部件的53位×53位乘法器,显著减少了实现QPFMA的硬件开销。基于65nm工艺的逻辑综合结果表明,该QPFMA频率可达1.1GHz,面积是常规QPFMA设计的42.71％,仅与一个双精度浮点乘加器相当。与现有的QPFMA设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96％。