VLIW处理器ISA建模与辅助软件优化技术

在基于VLIW结构的分组密码专用处理器设计过程中,研究了VLIW处理器的指令集体系结构建模技术.设计了一个指令精确的指令集模拟器,通过附加一个流水线相关及停顿统计模块,实现了周期精确的程序运行统计和流水线停顿统计.结合指令集模拟器、汇编器以及调试器,设计了一个面向VLIW处理器的辅助程序优化环境.利用模拟器和调试器来评估程序的指令级并行度以及资源占用情况,辅助程序开发者优化VLIW处理器程序,从而达到软硬件协作开发VLIW处理器指令级并行性的最终目的.     

基于动态二进制转换技术的DOS环境模拟器的实现

二进制翻译技术是从一种指令集到其他指令集的代码转换技术,可用以解决移植代码到新硬件平台时的重编译问题。旨在设计和实现一种DOS环境模拟器。该模拟器基于动态二进制指令转换技术,通过对X86指令的动态翻译,结合对外设模拟技术、系统中断模拟方案等一些关键技术的研究,最终使得原先在DOS系统中运行的应用程序无需重新编译,就能在多种异构体系平台上正确地运行。通过对翻译块进行有效的组织管理,使得该动态翻译得到很好的运行性能。     

MIPS64指令集模拟器的建模与实现方法

用软件编程的方法介绍一个与MIPS32/64指令集兼容的指令集模拟器的建模与实现过程。该方案用C++来描述处理器的硬件行为,通过在编译时选择不同的选项分别实现对MIPS32和MIPS64指令集构架的嵌入式处理器的模拟,实现除浮点数以外的所有指令的译码和执行。该方案的主要好处是代码可重用,指令扩展性能好,可以同时兼容MIPS32和MIPS64指令集的模拟。     

在SystemC中用ISS构造处理器模型方法分析

讨论了在SystemC环境下，通过封装独立的处理器指令集模拟器来构造具有时钟精度粒度的处理器模型方法。对封装过程中SystemC模块与指令集模拟器之间的信息传递与时钟同步、软件调试器集成、SystemC进程的选择、进程的结构等问题进行了讨论，并分别针对指令精确和周期精确两种类型的指令集模拟器提出了相应的解决方法。     

基于指令集模拟器的处理器建模与验证

介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA, MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法。     

改进的语音特征提取方法及其应用

介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA,MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法.     

基于VTEST的TMS320C3x指令集模拟器设计

TMS320C3x指令集模拟器主要由指令集、中断和外设模块3部分组成.根据TMS320C3x指令的寻址特点,提出了双线代码指令模拟技术,该技术既能降低开发模拟程序的工作量,又能保证模拟效率;通过对中断识别机制的研究,给出了模拟器中断响应过程;设计了基于VTEST的事件驱动定时模拟方法,可降低外设模拟时对模拟器性能的影响.在实验部分,对模拟器性能进行了验证,实验结果表明了该模拟器具有较快的模拟速度.     

ARMv4指令集模拟器设计及优化技术

指令集模拟器是处理器、编译器以及嵌入式系统设计中的重要工具之一．首先讨论指令集模拟器的分类及特点，然后阐述作者采用解释技术开发的ARMv4指令集模拟器的实现方法，为了提高模拟效率，还讨论几种性能优化技术．     

采用动态译码缓存的高速指令集模拟器

指令集模拟器是计算机体系结构研究和SoC软硬件协同设计的重要工具，模拟器的性能和灵活性是影响设计和验证效率的重要因素。解释型指令集模拟器具有很好的灵活性，在操作系统等涉及到自修改代码的模拟中具有不可替代的作用。该文给出了一个高性能解释型指令集模拟器的设计，它具有很高的模拟精度和很好的灵活性；同时指令集模拟器采用了动态译码缓存等优化技术，使其具有很高的模拟性能。以ARM7指令集模拟器为实例，所提出的优化技术同样适用于其它现心RISC体系结构。     

VLIW架构处理器软件模拟器设计

分析VLIW架构处理器特点,设计周期级精确的指令集模拟器。模拟器被按照功能划分为若干具有规范接口的模块。通过修改、替换模块可快速构建新模型,具有较好的可扩展性。采用高效的二进制指令译码算法和JIT-CCS技术提高性能。实践表明,本模拟器在处理器设计过程中起到重要作用。     

面向多目标的指令集模拟技术

针对传统指令集模拟器的目标依赖性,提出基于虚指令集的多目标指令集模拟技术。采用解释型模拟策略,利用虚指令集技术优化虚指令集构造,进一步设计出面向多目标的指令集模拟器。实验结果证明该技术具有快速、灵活、可重用等特性,该模拟器在后续工作和兼容性方面优于传统模拟器。     

An integrated functional performance simulator

Microprocessor designers use multiple simulation tools with varying degrees of modeling details ranging from the instruction set of the microprocessor to the circuit implementation. We focus on tool design for the development of microarchitectures, which implement the instruction set. Microarchitecture design involves both functional and performance simulators. A functional simulator models a machine's architecture, or instruction set, with functional correctness. A performance simulator models the machine organization, or microarchitecture, and is concerned with machine performance. Sometimes these performance simulators are also referred to as cycle-accurate simulators to reflect their concern with timing issues. The FMW PowerPC-based simulation tool will help designers accurately evaluate the effectiveness and validate the correctness of new microprocessor mechanisms     

可重用的指令集模拟器的设计与优化技术

指令集模拟器是进行体系结构设计与评估及软件逆向工程开发的有利工具。该文采用解释型模拟策略,阐述可重用的指令集模拟器的实现方法。在此基础上,提出一种基于虚拟指令集的模拟技术,使之能够应用于多款处理器,同时论述了几种提高模拟效率的优化 技术。     

一种改进的基于基本块的跟踪缓存

跟踪缓存(Trace Cache)是着力解决取指令的带宽的一种颇具潜力的技术.SimpleScalar模拟器是使用软件手段模拟和研究CPU体系结构的重要手段.本文在介绍CPU模拟器和Trace Cache技术的基础上,提出了一种改进的基于基本块构造的Trace Cache,并在SimpleScalar模拟器中实现,并且给出了在这个平台上的试验结果.     

ECC专用指令处理器软硬件协同设计

提出了一种专用指令处理器的软硬件协同设计方法,该方法可以在设计的早期阶段对处理器进行系统探索和验证.根据椭圆曲线密码算法的特点,并按照专用指令处理器的设计原则,以椭圆曲线密码运算基本操作及运算存储特性为基础,设计了超长指令字ECC专用指令处理器的指令集结构模型.根据处理器的指令集结构模型,以指令模拟器为基础,搭建了处理器的软硬件协同验证平台,从系统设计、RTL描述和FPGA硬件原型3个不同层次对处理器进行了验证.     

面向专用指令集处理器设计的软硬件协同验证

为提高专用指令集处理器设计中的验证效率和覆盖率,将专用指令集处理器的寄存器传输级设计验证与汇编器、指令集模拟器等软件开发工具的测试相结合,提出一种软硬件协同验证方法。该方法按照覆盖率要求由软件自动产生测试程序和数据,将利用汇编器产生的机器指令输入到指令集模拟器和硬件仿真工具分别进行软硬件仿真,通过软硬件仿真结果自动比对得出联合验证结果。实践证明,该方法能够有效提高验证效率和覆盖率,缩短验证周期。     

一种时钟级处理器模拟器的快速开发方法

基于功能级处理器模拟器,采用时序制导的方法,提出了一种时钟级处理器模拟器的快速开发方法。该方法对指令的模拟引入流水线,依靠流水线的时序推动功能模块的运行,如ALU、Co-processor、MMU、TLB等。给出了RISC/MIPS流水线的设计方法,并进一步阐述了如何将流水线和处理器功能级模拟单元的耦合起来,构成时钟级模拟的整体框架。基于此框架,开发了ClkSim模拟器。经过SPEC CPU 2000的对比测试,ClkSim拥有较高的模拟性能和精度。     

LS RISC微处理器仿真研究

微处理器体系结构仿真已成为微处理器设计空间探索(DSE)和系统设计方案优化的主要手段。通过对LS RISC微处理器体系结构建模研究,分析国内外先进的仿真技术,设计并实现了LS RISC的解释型指令集仿真器LR-sim。LR-sim主要由解码器、流水线系统、指令调度机、时钟驱动模块、资源管理器和层次存储系统组成,在进行细粒度时钟级建模的同时兼顾了仿真效率。经过大量数据测试,此仿真器有利于优化硬件布局布线,缩短硬件设计周期,具有较强的可移植性、可操作性和可扩展性。