基于加减交替法除法器的FPGA设计与实现

设计并实现了一种基于加减交替法的除法电路,着重介绍除法器的工作原理,给出了除法器的电路结构.仿真和实验结果均表明,该除法器运算快速、准确.FPGA时序分析表明,除法器的工作频率可到85.16MHz.该电路设计简洁、高效,可应用于嵌入式系统或工业控制中.     

基于SRT算法的单精度浮点除法器

采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用EPF10K40RC208-3芯片,对除法器进行了仿真。     

基于FPGA的语音识别前端算法研究实现

通过分布式语音识别DSR的研究,提出了基于FPGA平台的前端处理系统结构。对其中两个除法器分别采用了LUT查找表和常数除法器的结构。用VerilogHDL语言进行建模仿真,并与Matlab的建模结果进行了对比。结果表明,与之前的方法相比,系统能够在较短的时钟周期内计算出LPCC系数,节省了大量的运算时间和一定的面积。     

改进的先行进位单元阵列除法器及其BIST实现

在不影响其速度的情况下,对传统的先行进位单元阵列除法器进行了一些改进,以减小其硬件开销。并针对这种除法器结构设计了余数的计算电路;讨论了该除法器VLSI实现时的BIST方案。     

FPGA除法器IP的兼容性替代设计研究

除法是4种基本算术运算中最复杂的一种，基于IP的可复用方法具有灵活、快速等优点，广泛应用在FPGA设计中。在FPGA中实现除法运算主流方法是采用厂家提供的IP,而在特定的应用中，IP有可能存在硬件木马等安全隐患。通过研究某除法器IP的算法架构、功能等，设计了一个兼容IP的除法模块。仿真结果验证了除法模块在功能、性能、资源占用等方面与除法器IP相当，该方法适合于对软件国产和替代有特殊需求的设计，亦可应用到其他IP的替代设计中。     

不恢复余数阵列除法器的形式化描述和验证方法

本文使用重写技术对不恢复余数阵列除法器进行了形式化描述并结合归纳法对该除法器的正确性进行了验证,整个工作是建立在串行加法器的描述和验证基础上的。不恢复余数阵列除法器的运算和控制有一定的复杂度,适合用大规模集成电路实现。本文成功地用重写归纳法对它进行了描述和验证,说明重写归纳法在硬件电路正确性验证方面有广阔的应用前景。     

基于FPGA的除法器设计

除法器是数字信号处理领域中最基本也是最复杂的运算单元。目前除法器的设计多采用迭代算法实现,实时性很差。为了提高除法器的实时性,文章基于线性逼近算法和ROM查找表相结合的方式,提出一种数字复数除法器的实现方法。相对于传统的数字除法器,它不但资源少,计算速度快,而且还可以根据修改ROM的数值精度来满足不同的性能要求,灵活性很高,在数字信号处理领域有广泛的应用和推广价值。     

模糊控制器中高速除法器的FPGA设计

为选择适用于FPGA硬件实现的模糊控制器中除法器的设计方案,分别采用LPM方法、不恢复余数移位减法和查找表法进行了设计和比较,给出了满足实时性和速度与资源平衡的设计方案。本设计基于Altera公司FPGA Cyclone II系列EP2C5Q208C7芯片,利用VHDL和Quartus II软件完成编译、仿真和下载和调试。该设计方法具有通用性,可生成IP核并适于高速运算场合。     

快速高精度除法算法的FPGA实现

为在现场可编程门阵列(FPGA)中实现快速高精度除法,在传统的倒数除法的基础上,提出一种改进算法.对倒数求解采用泰勒级数展开结合优化搜索逼近,求出各个分区间内的拟合一次两项式,再通过一次牛顿迭代提高精度.时序仿真结果表明,以该算法构建的除法器易于在FPGA上实现,时延仅为6个时钟周期,能达到2(-34)的有效精度和86...     

SRT除法器及其算法的研究

给出了一种新型的SRT除法器的实现,对其实现的构架和相应算法的实现过程进行了全面的描述.这种新的除法器算法在保持精度的条件下使用较小的资源;可以实现8位、16位、32位等更高位的除法运算,提高运算速度,较其它算法有更快和位数可调的优点.     

除法器比值调节系统设计和使用应注意的几个问题

除法器相除方案的比值自动调节系统虽然有些固有的缺点,但是由于其比值显示直观,便于变比值调节,所需电动、气动单元组合仪表少,所以在化工系统中仍得到相当多的应用. 图1、图2为一个比较典型的除法器比值调节系统的方框图和电路图.由图可知,该比值调节系统是一个双闭环可变比值的调节系统.它由两个调节回路组成.主回路是一般的单反馈调节回路.比值调节系统的特点主要表现在副回路的调节性能上.     

基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84902.2618 μm²,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。     

单双精度浮点除法器的实现

通过对除法算法的研究,采用三级流水并精选SRT的冗余区域,在不减少运算精度的条件下,简化硬件设计,用硬件描述语言(Verilog)实现了单精度和双精度浮点数除法运算模块,并使用随机测试矢量对除法器进行验证,结果与参考机比较误差不超过2-64.如果采用SMIC 0.18μm CMOS工艺库实现该设计,该除法单元在占用芯片面积为168173μm2的情况下工作频率可达约455MHz.     

智能传感器中神经网络激活函数的实现方案

传感器智能化已经成为一种趋势。为了用现场可编程门阵列(FPGA)芯片与传感器相结合的方法,将人工神经网络应用于传感信号的智能处理,首先要解决应用最广泛的Sigmoid激活函数的FPGA实现问题。据此阐述了以流水线的方式实现激活函数的方法,并论述了这个过程中的2个关键点:一是用协调旋转数字计算机(CORDIC)算法经过多次迭代来逼近指数函数;二是实现了一种改进型的高效除法器,并对仿真结果进行了分析。该方案在实现精度和速度上均满足了神经网络的应用要求,可以应用到传感器智能化中。     

A/D、D/A组成的模拟乘、除法器在控制系统中的应用

本文介绍一种由A/D、D/A转换器组成的模拟乘、除法器,它已成功地应用于铁路轨道超高测量装置的不变性补偿中。它与通常的模拟乘、除法器相比,具有结构简单,可靠性高,输入范围大,便于工程调整,受温度影响小,绝对精度优于0.6%等优点,因此极适用于尚未采用计算机的工程项目中。文中还简要地介绍了在两象限乘法器基础上组成四象限乘法器的应用扩展。     

基于FPGA的增强型MC8051的设计

通过对Oregano Systems公司提供的完整MC8051VHDL代码进行修改,增加PLL锁相环功能,将内部RAM扩大到256B,将定时器、串口和外部中断等资源扩大一倍,增加乘法器和除法器以得到增强型的51核.     

快速有符号整数除法算法及其低成本实现

微处理器中完成一条有符号除法指令需要6个~38个周期。跳过符号处理直接用补码参与运算,可以节省符号处理的3个周期,从而提高除法器性能。为此,提出补码不恢复除法,将其运用于整数除法并给出算法证明,研究商的修正问题并给出解决方案。实验结果表明,该除法器在TSMC 130 nm工艺下的面积为12687μm2,完成一条有32位符号整数除法只需要2个~34个周期,相当于仅以多16%面积的硬件代价提升35%的有符号除法性能。     

高性能双精度浮点除法器研究

以IEEE 754标准为基础,完成了双精度浮点除法器的设计.整个设计包括预处理、指数减、尾数除、规格化、舍入判断、溢出判断和异常处理六部分.在尾数除部分用了SRT基4算法和改进的全并行基4、基8、基16和基256这5种不同的除法算法来实现.并分析了仿真和逻辑综合的结果,它们各自有不同的优点,可以适用不同的场合.如果综合考虑时钟周期数、时延、面积等方面的因素,全并行基8和基16算法是比较理想的选择.     

高速8位微处理器设计

针对当前MCS51指令集的微处理器指令执行效率低问题,设计一款高速微处理器。其特点是:首先,采用快速乘除器和基4快速除法器,其计算速度是传统乘法器和除法器计算速度的48倍;其次,采用32位指令总线,能一次从ROM读取4个字节,覆盖所有指令长度,减少取指周期数;此外,使用五级流水线,能在单周期完成大多数指令;在Altera EP3C16 FPGA芯片上进行物理验证,根据Dhrystone 2.1性能测试,在相同的时钟频率下其综合性能是传统MCS51微处理器的12倍。实验结果表明,通过上面3种改进方法,微处理器指令执行效率得到极大提高。     

基于CPLD的相对转速测量仪研制

介绍了一种新的基于CPLD的相对转速测量仪的原理和设计。以ispMACH4512芯片为核心,采用等精度频率测量法,设计了可设精度的十进制除法器。试验测试结果达到了设计精度,满足了发动机转速的测量要求。仪器的研制对发动机转速的监控和故障诊断具有非常重要的现实意义。