基于SIMD部件的四倍精度浮点乘加器设计

如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点SIMD FMA部件,设计并实现了一种新的四倍精度浮点乘加器(QPFMA),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点SIMD FMA部件的53位×53位乘法器,显著减少了实现QPFMA的硬件开销。基于65nm工艺的逻辑综合结果表明,该QPFMA频率可达1.1GHz,面积是常规QPFMA设计的42.71％,仅与一个双精度浮点乘加器相当。与现有的QPFMA设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96％。     

CRC校验编程和硬件快速校验探讨

引言 循环冗余校验（Cyclic Redundancy Check,CRC）是最为常用的计算机和仪表数据通信的校验方法。CRC码是一种线性分组码,编码简单但具有很强的检错纠错能力。除了各种嵌入式仪表、变频器等设备,还有一些数字型传感器的输出数据也提供CRC码,如数字温度传感器DS18820、集成温湿度采集芯片SHT11等。但是,各厂商所提供的CRC校验多项式（用于同通信码模除）互有差别,且有CRC-8和CRC-16之分。另外,规定模除余数初始值所有的位有全清0或全置1之分（其CRC硬件生成电路不同）,故其模除求余的运算过程也不相同。初接触者往往难以领晤,省略CRC校验使通信的可靠性降低。     

一种基于SRT-8算法的SIMD浮点除法器的设计与实现

在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT 8除法算法,设计一个SIMD结构的IEEE 754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT 8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18601.9681 μm2,运行频率可达2.5GHz,相对传统的SRT 8实现关键延迟减少了23.81%。     

CRC校验实用程序库

在数据存储和数据通讯领域,为了保证数据的正确,就不得不采用检错的手段。在诸多检错手段中,CRC是最著名的一种。CRC的全称是循环冗余校验,其特点是:检错能力极强,开销小,易于用编码器及检测电路实现。从其检错能力来看,它所不能发现的错误的几率仅为0.0047％以下。从性能上和开销上考虑,均远远优于奇偶校验及算术和校验等方式。因而,在数据存储和数据通讯领域,CRC无处不     

符合ISO／IEC标准的快速CRC运算

CRC循环冗余校验是一类重要的线性分组码,编码和解码方法简单,检错和纠错能力强,广泛应用于测控、通信领域,以及计算机文件存储、压缩等方面。     

一种新的余数系统下快速计算素域椭圆曲线点乘的方法

椭圆曲线密码运算主要是椭圆曲线点乘,后者由一系列的模乘构成。利用余数系统下的蒙哥马利模乘算法,素域中对阶取模余的模乘可以转化为对余数系统基底取模余。提出一种新的余数系统下的方法以加速计算椭圆曲线点乘。（1）与传统上取两个几乎对称的余数系统不同,该方法取了两个非对称的余数系统。其中,余数系统Γ包括两个模数{2L, 2 L-1}; 余数系统Ω包括八个模数,它们都具有如2L－2Ki+1的形式。这种选择使其模算术变得简单。（2）在上述非对称的余数系统中,大部分原来需要对椭圆曲线域特征值取模的模乘运算可以在余数系统中直接用乘法代替。此外,计算椭圆曲线点乘时用到了仅计算x坐标的蒙哥马利梯子。在每次并行的倍点和点加结束时,需要四次余数系统下的蒙哥马利模乘,以压缩中间结果的值域。因此,计算一个N位的椭圆曲线点乘,需要的时间约为55.5N·I, 其中,I是一个L/2位的乘法、一次保留进位加法、一个L/2位的加法的总延时。     

低代价锁步EDDI:处理器瞬时故障检测机制

随着ULSI工艺步入深亚微米时代,处理器内部组合逻辑的瞬时故障敏感性迅速提高,文中在设计初期将硬件寄存器纠检错能力和系统软件检错能力纳入考虑,兼顾处理器内组合逻辑、时序逻辑两类部件,设计应用级“低代价锁步EDDI(Error Detection by Duplicated Instructions)”机制.创新如下:(1)提出基于概率论的故障漏检率量化估计方法,为纠检错与性能折中进行指导.以往的应用级检错机制在设计过程中并没有考虑到下层操作系统的检错能力,这会造成可靠性估计不足而带来性能损失.文中依照指令流经的部件将故障划分为不同子类,并将操作系统纳入考虑,提出基于概率论的故障漏检率量化估计方法,理论估计与故障注入结果拟合良好.(2)低代价锁步EDDI机制,结合硬件纠检错能力,兼顾处理器内组合逻辑和时序逻辑两类部件,大幅降低了性能代价.提出独特的低代价锁步指令复制规则,并通过编译链前端的寄存器分配,大幅减少了寄存器预留数,有效缓解了寄存器压力,降低了访存代价,提高了寄存器的性能.寄存器预留也保证了本机制无需修改编译器传参规则,无需重新编译系统库,提高了通用性.(3)采用单比特故障模型,基于SPARC体系结构,选取处理器中代表性部件:解码(Decoder Unit)单元、地址生成(Address GEN Unit)单元、算逻单元(ALU)进行故障注入,对低代价锁步EDDI实现代价进行详细评测.与全复制EDDI相比,低代价锁步EDDI仅以故障漏检率SDC(Silent Data Corruption)平均升高0.8％的代价,换取了动态执行指令数平均减少36.1％,执行时间平均降低35.2％的性能优势.     

基于FPGA的内置并行CRC校验的UART

基于串行异步收发器(UART)的通信中经常用到循环冗余校验(CRC),常见的CRC校验电路多为串行校验,校验所需时钟周期较多,基于查找表或输入矩阵转换的并行算法,需要存储余数表,占用大量的硬件资源.该文利用输入和校验多项式的逻辑关系,成功地将基于字节的并行CRC校验算法运用于UART控制器中,在Xilinx公司的可编程门阵列(FP GA)芯片上验证通过,可实现连续多个字节校验.校验一个bit需要1/8时钟周期,降低了校验所需时钟频率,提高了通信的效率,保证了通信的可靠性.     

面向内存的混合容错编码动态调节设计

针对内存系统中高强度的容错编码容易造成过大开销的问题,为同时实现容错强度和容错开销的权衡,提出一种低开销的支持混合容错编码的动态调节设计.通过分析发现常见纠错检错编码数据位长与校验位长存在固定的比例关系,提出一种地址映射逻辑电路;当系统存取内存数据及容错强度发生调节时,该方法可保证容错编码中校验信息的存取,实现对内存容错强度调节以及数据与校验信息在内存中分开存储的支持.实验结果表明,文中设计简单,硬件和性能代价小、功耗开销低.     

基于PC104和DSP的分布式导航计算机设计

单独采用PC104不能很好的实现多传感器的数据采集和导航解算双重任务,本文基于PC104的堆栈式结构,以TI公司TMS320F28335浮点DSP为核心处理器设计了一款双CPU、分布式、小型化的导航计算机。通过PC104总线扩展MOXA多串口卡实现微惯性测量元件MIMU和GPS的数据采集,而在DSP中完成导航算法和组合导航参数的解算。PC104与DSP之间的高速数据通信通过扩展双端口RAM实现,系统地址的逻辑选通和时序的控制通过CPLD实现     

FT51:一种容软错误高可靠微控制器

文中给出一种容软错误高可靠微控制器FT51.首先它具有基于异步电路的时空三模冗余结构,采用此结构可以对时序逻辑单事件翻转(SEU)和组合逻辑单事件瞬态(SET)进行防护.所有的片内存储器采用Hamming编码进行防护.针对现有控制流检测的不足,该设计采用了软硬件结合的控制流检测与恢复机制.FT51在HJTC0.25μm工艺下进行了实现,与未经加固的版本相比,其额外的面积开销为80.6%,额外的性能开销为19%～133%.文中还提出了一种微处理器可靠性评估框架,在此框架下通过模拟和理论推导证明:典型情况下FT51的故障检出和屏蔽率为99.73%.     

IB网上CPU-GPU异构超算平台容器性能评估及优化

为了实现资源和系统环境的隔离,近年来新兴了多种虚拟化工具,容器便是其中之一。在超算资源上运行的问题通常是由软件配置引起的。容器的一个作用就是将依赖打包进轻量级可移植的环境中,这样可以提高超算应用程序的部署效率。为了解基于IB网的CPU-GPU异构超算平台上容器虚拟化技术的性能特征,使用标准基准测试工具对Docker容器进行了全面的性能评估。该方法能够评估容器在虚拟化宿主机过程中产生的性能开销,包括文件系统访问性能、并行通信性能及GPU计算性能。结果表明,容器具备近乎原生宿主机的性能,文件系统I/O开销及GPU计算开销与原生宿主机差别不大。随着网络负载的增大,容器的并行通信开销也相应增大。根据评估结果,提出了一种能够发挥超算平台容器性能的方法,为使用者有针对性地进行系统配置、合理设计应用程序提供依据。     

基于FPGA的高速浮点FFT的实现研究

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。     

支持媒体处理的子字绝对值单元设计与实现

子字并行结构的计算单元是提高多媒体应用程序性能的有效方式.研究和实现了支持子字并行的32位绝对值单元,并优化了该单元的关键路径.从时序,面积等方面对三种设计方案进行了分析比较.结果表明经过优化的子字并行绝对值单元在保证面积大小的同时,减小了整个单元的延时.     

一种面向DDR3接口的新型Chipkill编码

Chipkill是动态随机存储器系统中先进的容错手段,Reed Solomon（RS）码是实现Chipkill技术的良好编码。以18片DDR3×8存储器芯片为研究对象,首先提出了一种快速构造RS码生成矩阵并对其优化的算法,获得了仅有1 728个“1”的生成矩阵;然后设计了一种纠单符号错RS码高效译码电路,实现了用纯组合逻辑完成检错、纠错操作。将所提出的RS码与传统的SEC/DED汉明码进行对比。开销方面,译码电路面积小19%~27%,延迟仅高出6%~27%。检错纠错能力方面,减少39.76%的可检不可纠错误,并且在实验中未出现不可检错误。     

基于硬盘加密卡的CRC并行算法及其仿真

硬盘加密卡是用于主机与硬盘之间的一种加密芯片.针对在硬盘加密卡中数据传输可能会受外界影响,使得数据传输出错,引入了循环冗余校验保征数据传输的可靠性.在研究CRC校验基本原理和分析串行校验算法中移位结构的基础上,推导出以字为单位数字序列的CRC递推算法.在Specman平台下对CRC模块进行功能仿真,结果表明该编码具有很高的实时性.与以往的CRC校验算法相比,该编码节约了硬件资源,并且不需要维护余数表,能够满足硬盘加密卡系统要求,是一种正确适用的并行实现方案.     

高性能双精度浮点除法器研究

以IEEE 754标准为基础,完成了双精度浮点除法器的设计.整个设计包括预处理、指数减、尾数除、规格化、舍入判断、溢出判断和异常处理六部分.在尾数除部分用了SRT基4算法和改进的全并行基4、基8、基16和基256这5种不同的除法算法来实现.并分析了仿真和逻辑综合的结果,它们各自有不同的优点,可以适用不同的场合.如果综合考虑时钟周期数、时延、面积等方面的因素,全并行基8和基16算法是比较理想的选择.     

基于LabVIEW的串口通信数据校验和的实现方法

串行通信在基于PC机的测控领域中的应用非常流行,为了避免通信差错需要对数据进行检错,较常用的方法有异或和、校验和、循环冗余码校验(CRC)等方法.重点介绍了校验和的实现原理以及基于LabVIEW的串口通信数据校验和的实现方法,并对该方法在PC机上进行了实际验证.实验表明,该方法简单实用、运行可靠,可在基于PC机的测控程序中加以实际运用.     

一种超轻量级移动射频识别的双向认证协议

针对移动射频识别中读写器与后端服务器之间因无线传输带来的安全问题,提出了一种超轻量级移动射频识别的双向认证协议。该协议通过级联运算动态更新标签假名和标签密钥,可有效隐藏标签真实身份,并利用循环校验函数进行标签以及读写器与后端服务器之间的身份认证,实现了系统的双向认证。安全性分析表明,该协议可抵抗跟踪攻击、假冒攻击、重放攻击、中间人攻击等多种恶意攻击。与现有的几种协议相比,该协议降低了标签端的计算开销和通信开销,具有安全性较高、成本低的优点。     

基于FPGA的高速流水线浮点乘法器设计

设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器.该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Catry Look-ahead加法器求得乘积.时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中.