基于FPGA的电路板自动测试技术研究

军用电子装备中含FPGA器件的电路板的测试诊断一般采用边界扫描技术、Ⅵ曲线测试技术以及边界扫描和外部输入矢量相结合的方法;边界扫描技术无法进行外围器件的测试;Ⅵ曲线测试技术由于不能测试器件的逻辑功能及内部节点,故障覆盖率相对不高;边界扫描和外部输入矢量相结合的方法无法判断FPGA器件工作是否正常,因而不能完成整板功能的测试;综合应用ATE技术、VITAL标准和LASAR仿真技术,提出一种含FPGA器件电路板的自动测试思路,解决含FPGA器件电路板的自动测试问题.     

边界扫描技术在FPGA测试中的应用

边界扫描技术是标准化的可测试性设计技术,它提供了对器件的功能、互连及相互间影响进行测,极大地方便了对于复杂电路的测试。文章针对XCV600_HQ240,介绍了边界扫描的基本结构、边界扫描测试操作流程、测试接口和IEEE 1149.1标准规定的数据寄存器和指令寄存器,结合FPGA芯片的BSDL文件进行边界扫描配置和测试。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

基于FPGA的嵌入式边界扫描总线控制系统设计

在研究了IEEE1149.1标准和SOPC技术的基础上,提出了基于FPGA的边界扫描总线控制系统的设计;使用VHDL语言,在FPGA中将传统的边界扫描总线控制器的功能以IP Core的形式实现,并与NiosII处理器共同构成嵌入式边界扫描总线控制系统;经仿真验证,该系统产生的测试信号完全满足IEEE1149.1标准协议的要求;该系统具有较强的集成度、灵活性和可定制性,能够应用于IC或PCB的边界扫描测试以及相关的研究和实验。     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

基于IEEE1149.1标准的边界扫描控制器的设计

为克服传统基于PC机的边界扫描测试系统所具有的独立性差,测试速度慢等缺点,从IEEE1149.1标准及边界扫描测试的功能需求入手,将边界扫描测试技术与SOPC技术相结合,提出了一种灵活、高效的嵌入式系统解决方案;该方案从IEEE标准及边界扫描测试的功能需求入手,设计了边界扫描测试系统的核心--边界扫描控制器,论文对该控制器的设计是采用自顶向下的模块化设计思想,VHDL语言描述实现;并将该控制器嵌入在具有Nios软核CPU的FPGA上,提高了系统设计的灵活性及边界扫描测试的速度;仿真结果表明该设计方案是正确可行的.     

基于USB总线的边界扫描测试主控系统的设计

分析了边界扫描测试技术的工作机制对测试主控系统的功能需求。提出了一种基于USB总线的低成本边界扫描测试主控系统的硬件设计方案；该系统以便携式计算机为平台，用FPGA实现JTAG主控器生成满足IEEE1149．1协议的边界扫描测试信号，并用普通的SRAM实现存储器共享；该系统可以对系统级、PCB级和芯片级集成电路进行边界扫描测试以及进行边界扫描测试的研究和实验；通过试验，系统性能满足设计要求。     

FPGA配置芯片测试方法的研究与实现

集成电路规模越来越大,测试难度也越来越高,边界扫描方法的提出降低了测试的复杂度,适合进行大规模集成电路的测试。介绍了边界扫描的概念和特点,研究了FPGA配置芯片测试方法,并在V93000测试系统上实现了配置芯片EPC2的边界扫描测试,给出了具体测试过程,符合IEEE1149.1边界扫描规范,为具有JTAG接口的元器件测试提供了依据。     

用FPGA实现PROM配置信息擦除的方法

通过对边界扫描测试技术原理的分析理解,特别是测试访问接口控制器的16种状态的相互转换分析,总结出边界扫描测试的核心操作,归纳出相应的操作流程.并结合工具软件产生的SVF文件和产商提供的BSDL文件,用硬件描述语言设计了一种基于边界扫描测试标准的擦除PROM配置信息的方法,并用FPGA进行了该方法的验证和实现.     

基于FPGA的数据域边界扫描测试向量发生器的设计与实现

设计了一种基于FPGA的边界扫描测试向量发生器,该发生器可以为边界扫描故障诊断系统提供测试向量,并可计算测试向量的故障覆盖率.与以往通过软件提供测试向量的方法相比,该设计在速度和效率上有了较大提高.     

边界扫描主控器MCU设计与实现

通过对边界扫描测试过程以及TAP的16种状态的分析,总结出边界扫描测试的核心操作,归纳出相应的核心指令,设计出一种边界扫描测试主控器的MCU控制器,并用FPGA实现。由于采用了控制器的实现方式以及具有扫描长度设置指令使得具有测试自动化程度高、灵活高效、成本低的优势。另外还单独配有指令用于和BIST功能配合。     

基于VXI总线的多功能边界扫描控制器的研制

根据系统级边界扫描测试技术的需求，研制了基于VXI总线的多功能边界扫描测试控制器，具备三种操作模式：IEEE1149．1TAP模式、IEEE1149．5主控制器模式和从控制器模式；由上位机控制模件组态到期望的模式，模件上的TAP口控制器产生1149．1测试信号，提供给JTAG口用于通过TDO／TDI扫描链对被测目标板进行边界扫描测试；IEEE1149．5主控制器可完成和从控制器间的通讯以便对机箱或子系统级中可测试性模件进行边界扫描测试，兼容于BSDL和EDIF文件格式的自动测试向量生成软件可实现多种扫描测试功能。     

基于MTM总线的边界扫描控制器设计与实现

超大规模集成电路和组装工艺快速发展,电路板结构和功能日趋复杂,将边界扫描技术应用于系统级测试,对提高系统的可靠性和可维护性具有重要的实用意义;在深入研究IEEE1149.5和IEEE1149.1标准的基础上,对基于MTM总线的边界扫描控制器结构进行了研究,解决了IEEE1149.5与IEEE1149.1协议转换中的关键技术,设计实现了内嵌边界扫描功能的MTM总线从模块,使用SpartanⅡ器件实现了基于MTM总线的边界扫描控制器;仿真和实验结果表明,IEEE1149.5总线接口、IEEE1149.1端口和TAP控制器功能正确,符合系统层次化测试的实际要求。     

FPGA单倍线测试方法研究

二十一世纪,计算机技术得到了进一步提高与普及,并已应用于各个行业中,半导体集成电路技术在这一背景下也有了空前发展。用计算机软件来进行FPGA测试方法的设计,使现场可编程门阵列（FPGA）的测试效率得到极大提高。采用美国Xilinx公司的Xilinx软件进行FPGA单倍线资源的测试方法设计,用Visual C＋＋软件进行编程生成测试文件,实现FPGA单倍线资源测试。     

基于JTAG的星型扫描技术的研究

传统的串型扫描拓扑结构已经不能满足系统发展所要求的测试任务,随着边界扫描技术的飞速发展,IEEE 1149.7标准提出了支持星型拓扑扫描功能的TAP.7接口规范。重点对TAP.7接口的星型扫描技术进行了深入的研究,详细介绍了基于JTAG的具有星型扫描功能接口的设计原理,重点对此TAP.7接口进行了设计,并对共享DTS连接的拓扑技术分支选择和星型扫描功能进行了仿真验证。     

AFDX网络TAP卡的设计与实现

AFDX是双余度、可确定的数据传输网络。TAP卡是将设备接入网络中,在保证原来的双向通信正常进行的同时,将原来两个方向的数据分别复制一份输出到TAP端口上。为了研究AFDX网络特性,对AFDX网络的数据和流量进行监控与分析。文中介绍了AFDX网络基本特性,重点描述了AFDX网络TAP卡的设计实现。该TAP卡利用标准的以太网PHY接入AFDX网络,通过FPGA逻辑对接收到的网络数据进行存储,并通过USB接口上传给主机软件。测试结果表明,该TAP卡能够在不影响网络传输的前提下,正确全面地对AFDX网络的数据进行监控。     

Historical Perspective on Scan Compression

The beginnings of the modern-day IC test trace back to the introduction of such fundamental concepts as scan, stuck-at faults, and the D-algorithm. Since then, several subsequent technologies have made significant improvements to the state of the art. Today, IC test has evolved into a multifaceted industry that supports innovation. Scan compression technology has proven to be a powerful antidote to this problem, as it has catalyzed reductions in test data volume and test application time of up to 100 times. This article sketches a brief history of test technology research, tracking the evolution of compression technology that has led to the success of scan compression. It is not our intent to identify specific inventors on a finegrained timeline. Instead, we present the important concepts at a high level, on a coarse timeline. Starting in 1998 and continuing to the present, numerous scan-compression-related inventions have had a major impact on the test landscape. However, this article also is not a survey of the various scan compression methods. Rather, we focus on the evolution of the types of constructs used to create breakthrough solutions.     

基于动态可重构技术的装备测试系统研究

当前国内自动测试系统存在实时性差、测试资源冗余、成本高等问题,针对以上问题,提出了基于FPGA部分动态重构技术的自动测试系统,该系统基于FPGA动态可重构技术并结合嵌入式操作系统实现测试资源的动态管理,并开发了用于测试过程的硬件自动测试任务编程模型,提出了一种用于重构任务加载的ICAP控制器;该系统实现测试过程的并发执行,从而增强自动测试系统测试的实时性,进而提高测试的准确性与覆盖性。在验证试验中,将动态重构测试系统应用于自动测试实例中,试验结果表明硬件重构测试任务加载正常,各测试资源功能执行正确     

基于PCI总线的雷达杂波模拟器

该文介绍了一种基于PCI总线和FPGA技术的雷达杂波模拟器.该模拟器主要用于在实验室环境下对雷达进行工作效能测试.在该模拟器的设计中主要采用了通用的雷达杂波数学模型,通过该模型计算出雷达在特定环境下的杂波数据.同时该模拟器具备实际记录杂波的播放功能.杂波数据通过PCI总线,传输给杂波模拟器.通过时域和频域的数字信号处理的方法,用FPGA器件构成卷积器或FFT运算器,还原出与雷达信号形式相关的杂波信号.该输出的杂波信号连同模拟的目标回波信号将被注入到雷达的接收机前端,用于检测雷达在各种杂波及无源干扰条件下对目标的处理能力.在该文中还介绍了该模拟器的典型应用情况.