基于可重构S盒的常用分组密码算法的高速实现

DES、3DES和AES是应用最广泛的分组密码算法，其可重构性和高速实现对可重构密码芯片的设计具有重要影响。该文分析了这3种算法的高速硬件实现，利用流水线、并行处理和重构的相关技术，提出了一种可重构S盒（RC-S）的结构，并在此基础上高速实现了DES、3DES和AES。基于RC-S实现的DES、3DES和AES吞吐率分别可达到7Gbps、2．3Gbps和1．4Gbps，工作时钟为110MHz。与其它同类设计相比，该文的设计在处理速度上有明显优势。     

基于FPGA可重构快速密码芯片设计

为提高密码芯片的应用效益,提出了一种基于FPGA可重构的密码芯片实现方法。该方法打破了传统了一类密码芯片采用一种设计方案的模式,通过对FPGA的重构设计,能够动态地实现多种不同计算特征的密码算法芯片。同时对最基础的乘法运算和加法运算,设计了细粒度流水的加速策略。该方案能够重构实现DES、AES、RSA、椭圆曲线密码算法等典型密码算法,对600M的数据文件加密测试,DES的加速比为2.8,AES的加速比为3.6。     

基于遗传算法的快速可重构S盒硬件设计

传统S盒硬件结构只对应一种密码算法,密码硬件的灵活性和安全性差．本文通过分析大部分分组密码的特点,设计了一种可在相同硬件上重构实现44和64规格S盒的新电路结构．为了提高S盒硬件对不同密码算法的适应性,采用了硬件复用技术,且所设计的可重构S盒具有较快的重构速度和较好的扩展性;为了提高S盒的安全性,采用遗传算法对可重构S盒电路进行优化设计．在构造遗传算法的适应度函数时,重点考虑了影响S盒安全性的非线性度和差分均匀度．以44的S盒设计为例进行了实验,实验结果验证了可重构S盒的灵活性和安全性,证明了可重构S盒电路结构及优化设计方法的正确性．     

AES算法中基于流水线的可逆S盒设计与实现

AES中S盒是一个非线性的字节代替变换,在AES算法中占有较大的比重,也是整个AES加解密硬件实现的关键模块.分析基于费马定理的正逆S盒算法原理及特点,使用Verilog HDL设计可逆S盒电路,通过FPGA实现正逆S盒运算.电路引入可装配的流水线结构,设计一种小规模、快速的可逆S盒运算电路,既可实现正S盒运算,又可实现逆S盒运算,加速S盒运算的过程,减小AES加解密电路的规模,对AES算法的硬件实现具有实际价值.     

粒度可配置的密码算法重构单元设计

针对分组密码可重构设计中关键模块的详细实现问题,深入研究了分组密码算法中可重构逻辑单元的划分,以及需要实现的常用功能模块;利用可重构原理,设计了分组密码算法中的加法模块和S盒的重构实现方案,给出了详细的实现原理图;为了提高运行速度,给出了在重构结构下的流水线设计;经实验测试表明,设计的重构功能模块在进行加法运算时最高可提高8倍速度,进行S盒查表时,资源节省达52%。     

AES和Camellia算法的可重构硬件实现

AES算法和Camellia算法是应用最广泛的分组密码算法,其可重构性和高速实现具有重要的理论意义和实用价值。在对算法原理进行分析的基础上,研究AES和Camellia算法的可重构性,基于S盒变换,利用并行处理和重构技术,给出它们的可重构体系结构,并在此基础上高速实现了AES、Camellia算法。实验结果表明,采用该设计方案,算法实现速度快,电路资源开销小。     

适合AES算法硬件实现的新S盒

为了提高AES算法在硬件平台上的实现性能，通过对AES算法S盒构造原理进行分析，构造了一个新S盒。与AES算法的S盒相比，新S盒在硬件实现时将使用更少的硬件资源并具有更快的运行速度，因而更适合在低档硬件上实现。同时，分析并证明了新S盒不会影响修改后的AES算法的强度。     

DES和SM4算法的可重构研究与实现

随着计算机运算速度的不断提高, 针对DES算法密钥长度短, 不能抵御暴力破解, 已经不适应当今数据加密安全性的要求进行了研究, 采用可重构技术将多种算法组合在一起是抗击暴力破解的主要方法。SM4算法是我国自主研制的密钥长度为128 bit的分组密码算法, 在分析DES算法和SM4算法原理的基础上归纳了这两种算法的共同特点, 采用可重构技术将两者融合, DES算法和SM4算法共用一个S盒, 通过对S盒的配置可满足DES算法的6 bit输入、4 bit输出和SM4算法8 bit输入、8 bit输出的数据置换需求, 不但提高了算法的安全性, 同时也节省了逻辑资源。     

密码算法研究

密码算法是信息安全的重要保证。介绍了密码体制的数学定义，并比较了对称密码算法和非对称密码算法，比较了DES、AES对称密码算法，两者中AES具有比DES更好的安全性、效率、灵活性；分析比较了RSA、ECC、NTRU等非对称密码算法，要实现相同的安全水平NTRU所需要密钥长度最短。     

3DES密码卡的设计与实现

以EP1S20F672C7为核心，利用PLX9054作为密码卡与主机交换数据的接口芯片，采用多个硬件线程并行处理实现3DES算法，设计了3DES密码卡。介绍了硬件的构成、原理图的设计、底层软件的编程以及密码算法IP核的开发。所设计的IP核具有很高的灵活性，可同时处理1～53个任务。     

Quantum-inspired design of resilient substitution boxes: From coding to hardware implementation

S-boxes constitute a cornerstone component in symmetric-key cryptographic algorithms, such as DES and AES encryption systems. In block ciphers, they are typically used to obscure the relationship between the plaintext and the ciphertext. Non-linear and non-correlated S-boxes are the most secure against linear and differential cryptanalysis. In this paper, we focus on a twofold objective: first, we evolve regular S-boxes with high non-linearity and low auto-correlation properties; then automatically generate evolvable hardware for the obtained S-box. Targeting the former, we use a quantum-inspired evolutionary algorithm to optimize regularity, non-linearity and auto-correlation, which constitute the three main desired properties in resilient S-boxes. Pursuing the latter, we exploit the same algorithm to automatically generate the evolvable hardware designs of substitution boxes that minimize hardware space and encryption/decryption time, which form the two main hardware characteristics. We compare our results against existing and well-known designs, which were produced by using conventional methods as well as through genetic algorithm. We will show that our approach provides higher quality S-boxes coding as well as circuits.     

通用密码处理器在FPGA中的实现

考虑密码应用中存在密码算法基本操作的多样性、使用的复杂性和安全需求等因素,讨论了一种通用密码处理器的设计方案,并在FPGA上实现了该设计的原型。原型的主要设计思想是在一个精简的64位处理器中挂上所需要的密码算法功能部件再增加相应的指令。该原型支持39条指令,除DES、AES和正规基乘法MMU外其它指令都在一个时钟周期完成。支持DES、3DES和AES算法的任意工作模式,同时支持RSA、特征P和特征2上最优正规基的ECC。     

Side-channel countermeasures utilizing dynamic logic reconfiguration: Protecting AES/Rijndael and Serpent encryption in hardware

Dynamic logic reconfiguration is a concept that allows for efficient on-the-fly modifications of combinational circuit behavior in both ASIC and FPGA devices. The reconfiguration of Boolean functions is achieved by modification of their generators (e.g., shift register-based look-up tables) and it can be controlled from within the chip, without the necessity of any external intervention. This hardware polymorphism can be utilized for the implementation of side-channel attack countermeasures, as demonstrated by Sasdrich et al. for the lightweight cipher PRESENT.In this work, we adapt these countermeasures to two of the AES finalists, namely Rijndael and Serpent. Just like PRESENT, both Rijndael and Serpent are block ciphers based on a substitution–permutation network. We describe the countermeasures and adjustments necessary to protect these ciphers using the resources available in modern Xilinx FPGAs. We describe our implementations and evaluate the side-channel leakage and effectiveness of different countermeasures combinations using a methodology based on Welch’s t-test. Furthermore, we attempt to break the protected AES/Rijndael implementation using second-order DPA/CPA attacks.We did not detect any significant first-order leakage from the fully protected versions of our implementations. Using one million power traces, we detect second-order leakage from Serpent encryption, while AES encryption second-order leakage is barely detectable. We show that the countermeasures proposed by Sasdrich et al.are, with some modifications, successfully applicable to AES and Serpent.     

抵御侧信道分析的AES双路径掩码方法

为抵御功耗、电磁辐射等侧信道分析攻击,提出一种高级加密标准(AES)双路径掩码方法。采用2条数据路径,将随机数和随机S盒用于掩码操作,使一个加、解密轮次内的所有中间运算结果与AES算法的标准中间结果都不相同,且各中间结果的汉明重量随明文随机变化。实验结果表明,AES算法中间结果的汉明重量与该方法产生的能量特征之间的相关性被完全消除,可抵御各种侧信道分析攻击。     

基于MLP神经网络的分组密码算法能量分析研究

随着嵌入式密码设备的广泛应用,侧信道分析(side channel analysis,SCA)成为其安全威胁之一。通过对密码算法物理实现过程中的泄露信息进行分析实现密钥恢复,进而对密码算法实现的安全性进行评估。为了精简用于能量分析的多层感知器(multi-layer perceptron,MLP)网络结构,减少模型的训练参数和训练时间,针对基于汉明重量(HW)和基于比特的MLP神经网络的模型进行了研究,输出类别由256分类分别减少为9分类和2分类;通过采集AES密码算法运行过程中的能量曲线对所提出的MLP神经网络进行训练和测试。实验结果表明,该模型在确保预测精度的前提下能减少MLP神经网络84%的训练参数和28%的训练时间,并减少了密钥恢复阶段需要的能量曲线数量,最少只需要一条能量曲线即可完成AES算法完整密钥的恢复。实验验证了模型的有效性,使用该模型可以对分组密码算法实现的安全性进行分析和评估。     

High Performance GCM Architecture for the Security of High Speed Network

Advanced Encryption Standard (AES) is an effective cryptography algorithm for providing the better data communication since it guaranties high security. The Galois/Counter Mode (AES-GCM) has been integrated in various security constrained applications because it provides both authentication and confidentiality. AES algorithm helps to provide data confidentiality while authentication is provided by a universal GHASH function. Since most of existing GCM architectures concentrated on power and area reduction but an compact and efficient hardware architecture should also be considered. In this paper, high-performance architecture for GCM is proposed and its implementation is described. In order to achieve higher operating frequency and throughput, pipelined S-boxes are used in AES algorithm. For a GCM realization of AES, a high-speed, high-throughput, parallel architecture is proposed. Experimental results proves that the performance of the proposed work is around 17% higher than the existing architecture with 3 Gb/s throughput using TSMC 45-nm CMOS technology.     

可重构密码处理结构中重构机制及对性能的影响

重构机制对可重构密码处理系统的性能有着重要的影响,该文从全局、局部、静态、动态几方面提出了流水化可重构密码处理结构中重构机制的分类,给出了各种机制的吞吐率和延迟公式,并分析了几种机制的性能和实现代价,最后给出了在采用局部动态重构机制的可重构密码处理结构中密码处理的性能。