基于典型集成电路的自动测试演示验证研究

当前国产超大规模集成电路测试设备由于技术指标、工作可靠性、制造成本等诸多因素,在国内尚未得到大规模的市场应用;从集成电路的测试需求出发,给出了自研超大规模集成电路测试系统的总体架构组成,重点开展了基于典型集成电路的自动测试演示验证方法研究,并以国产某型超大规模静态存储器芯片作为演示验证的对象,利用自研测试系统完成了基于静态存储器芯片的自动测试演示验证试验;试验结果表明基于典型集成电路的自动测试演示验证方法和过程合理可行,能够为国产新研超大规模集成电路测试系统推广前的自动测试演示验证提供参考,同时可结合不同类型集成电路的测试需求深入应用到各类集成电路的测试过程。     

应用对称编码的测试数据压缩解压方法

随着超大规模集成电路制造技术的快速发展,单个芯片上已能够集成的晶体管数目越来越多.由于各种知识产权芯核集成到一个芯片上,这样给集成电路测试带来了巨大的挑战,测试数据压缩技术能够有效降低对昂贵的ATE性能要求.提出一种对称编码方法,能有效地提高测试数据压缩率,降低测试成本.传统的编码技术采用对0游程或1游程进行编码,但由...     

基于边界扫描技术的嵌入式处理器测试方法研究

现代先进微处理器有非常高的集成度和复杂度,而且芯片管脚数相对较少,必须要有一定的自测试设计和其它的可测试性设计来简化测试代码,提高故障覆盖率。该文提出了嵌入式处理器80386EX芯片内部功能的测试方案,设计了符合JTAG规范的测试系统结构,实现了芯片的内部功能部件的测试。接着,通过实验证明了文章所提方法的可行性。最后讨论了下一步的研究工作。     

国产芯片自动测试系统射频测试模块设计

针对当前射频芯片性能不断增强和应用日益广泛的现状,同时为了满足5G射频芯片测试需求,结合当前国际先进芯片自动测试技术,重点对国产芯片自动测试系统射频测试模块开展设计。通过对当前市场常用射频芯片以及5G射频芯片测试需求研究,通过采用小型化设计优化矢量信号收发模块的性能;为解决测试频率不断升高带来的问题,设计中采用模块化变频设计来拓展芯片测试频率范围;同时设计4个射频信号通道,每个通道具有4个射频端口,最大能够对16个被测件进行测试,显著提高芯片测试效率。该系统能够完成50M-12GHz矢量信号发射和分析,同时具有噪声系数测试,S参数测量,双音信号生成等功能。     

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

ASIC集成电路的可测性设计与技术实现

ASIC集成电路设计开发中的隐含逻辑瑕疵与电路故障是芯片实现的最大困境,针对不同特性的电路提出了内部逻辑扫描、存储器内建自测试、边界扫描链插入以及ATPG自动测试向量生成的解决方案与技术方法,实现了SOC设计开发中逻辑与成片电路的主动侦测与跟踪寻径,经实践证明这些方法大大提高了复杂SOC研制的成功率.     

覆盖率驱动的随机测试生成技术综述

随机测试生成技术是当今大规模集成电路仿真验证流程中的一项重要支撑技术.覆盖率驱动的随机测试生成方法是目前该领域研究的热点之一,其目标是通过覆盖率指导测试向量生成,减少重复测试向量,加速验证的收敛过程,提高验证的自动化程度和效率.文中全面综述了覆盖率驱动的随机测试生成技术的发展历程、研究现状和技术分类,并结合具体实例对各种方法及其面临的主要问题进行了讨论、评价和总结.     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后,电路复杂度的不断提高,特别是片上系统的不断发展,主要包括验证测试和制造测试的芯片测试,正在面临着巨大的挑战,传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出,其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍,然后对其在实践应用中的一些难点问题进行详细分析,最后给出针对一款高性能通用处理器实验的结果。     

芯片样品验证平台自适应和同步测试功能的设计与实现

目前,芯片设计公司在对量产级的芯片进行样品验证时,传统的样品验证方法大多是基于芯片自身特点来设计相应的测试设备,然后通过测试夹具对芯片样品逐一测试,不同的芯片会设计不同的测试设备。提出了一种自适应且可同步测试的样品验证平台方案,既可以实现同时测试多颗芯片,也可以对不同接口的芯片进行测试;既可以进行可靠性实验测试,也可以进行其他功能的测试,大大节省了测试设备的维护成本,提高测试效率。     

CMOS集成电路电气参数测试方法研究

随着大规模集成电路自动测试设备的出现,自动测试技术被广泛应用,实现了高效率的集成电路产品验证,这就使得应用自动测试设备有了一定的流程。首先对CMOS集成电路电气参数的典型测试流程进行介绍,然后对基本测试方法及可能的测试结果逐项加以说明。     

SoC功能验证的特点和方法

简要分析了传统集成电路（ASIC）验证方法的特点以及将这些方法应用于系统级芯片（SoC）验证时所面临的问题。在此基础上，论述说明了模块级验证是提高SoC验证效率的基础；而基于随机测试激励的验证方法能够提升SoC的功能验证的覆盖率。另外，还介绍了用于SoC功能验证的关键方法，包括断言和RTL形式验证，Farm，随机化测试激励和功能覆盖等。     

浅析IC测试开发流程及量产数据对产品设计的影响

集成电路行业作为信息产业的基础,其应用领域上至国防军工下至家用电器。测试技术是检测集成电路质量好坏的重要环节,对集成电路进行测试可有效提高芯片的成品率。测试的主要目的是保证芯片在恶劣环境下能完全实现设计规格书所规定的功能及性能指标。主要论述半导体后道测试对产品工艺的影响,旨在降低测试成本,提高测试质量及测试精度。     

基于遗传算法的全芯片级覆盖率驱动随机验证技术

随机测试生成技术是当今大规模集成电路仿真验证流程中的重要支撑技术.覆盖率驱动的随机测试生成方法是目前该领域研究的热点.遗传算法具有部分优化问题的黑盒特性,不需要了解问题的太多先验知识,适合处理黑盒优化问题.因此,将遗传算法应用在覆盖率反馈驱动随机测试生成时,不需要复杂的领域先验知识,节约了大量的专家时间,提高了验证的自动化程度.分析了各种基于遗传算法的覆盖率驱动的随机测试生成方法,并在此基础上设计和实现了基于遗传算法的全芯片级覆盖率驱动随机验证平台.该平台被实际应用在龙芯处理器的验证中,实验结果表明,平台有效提高了验证效率.     

基于三态信号的改进游程编码压缩方法

为提高集成电路测试效率,提出一种结合三态信号的改进游程编码压缩方法。先对原始测试集进行部分输入精简处理并填充测试集的无关位,再对经过预处理的测试集根据游程长度进行变长分段处理找出最优段长。按照游程长度的出现频率对最优段长下的参考位设置编码表进行编码压缩,使用三态信号编码标志位并将编码压缩后的测试集存入自动测试设备（ATE）,最终通过设计解压电路对ATE中存储的压缩数据进行无损解压。实验结果表明,在硬件开销未明显增加的情况下,该方法的测试数据平均压缩率达到74.39%,优于同类压缩方法。     

一种集成电路测试系统在线计量方法研究

论文介绍了一种通过对集成电路测试系统芯片测试过程中的电气参数进行测量的方式分析得到集成电路测试系统的指标准确度,从而实现对集成电路测试系统进行在线计量。该方法反映了集成电路测试系统测试过程中的实际工作状况,其计量结果具有更高的可信度,同时具有更好的计量效率。     

集成电路综合自动测试系统硬件平台设计

针对当前国内集成电路产业快速发展的现状,通过分析集成电路测试需求,研制了国产超大规模集成电路综合自动测试系统硬件平台。首先设计了基于PXIe总线的硬件平台总体架构方案,其次研制了包含数字测试模块等高性能PXIe测试仪器,进一步构建了测试头等分系统并完成系统集成。采用高性能外部仪器和自检校准分系统,对硬件平台进行了指标测试。基于BM3110MPB开展了测试验证。验证结果表明,硬件平台数字测试单通道最高测试速率为1600Mbps、DPS可实现最大输出电压12V、最大输出电流800mA,具备连接性测试、功能测试、直流参数与交流参数测试等功能。该硬件平台未来可有效满足国产超大规模集成电路测试需要。     

半自动探针台在集成电路自动测试的应用

集成电路测试是集成电路产业链的重要组成部分。在对集成电路进行在片测试时,需要对整个晶圆进行测试且只有半自动探针台可以使用的场景下,可以通过探针台提供的编程接口,以及安捷伦IO库提供的编程范例进行软件二次开发。文中以Cascade Summit 12000B-S半自动探针台为例,设计一个由计算机、探针台、单片机实验箱、测试电路组成的简易自动测试平台。自动测试软件在安捷伦IO库提供的程序范例基础上开发,编程语言为VB.NET。最后对某公司的RFID晶圆进行测试,结果表明系统运行情况良好,测试效率高。     

基于VXI总线通用型集成运放测试系统设计

根据集成运算放大器参数自动测试的需要,在深入研究集成运放测试电路和虚拟仪器技术、VXI总线自动测试系统的基础上,设计了VXI总线集成运放测试系统;应用加锁和解锁技术,使局域网终端能够共享测试系统,应用IVI仪器驱动器技术,使测试系统具有可互换性;实验证明,测试系统能够对通用型单运放、双运放和四运放集成电路开环差模电压放大倍数、最大输出电压和频率特性等参数进行自动测试,并自动生成测试报告;结果正确,精度高,速度快,便于共享和维护,有效提高了集成运放的测试效率和可靠性.     

一种将测试集嵌入到Test-per-Clock位流中的方法

集成电路测试方案的关键在于测试向量产生器的设计.传统的测试方法在测试向量生成、测试应用的过程中,没有充分利用测试数据位流来构建测试向量,从而造成了测试时间和存储开销的增加.为了减少测试成本,提出了一种基于test-per-clock模式的内建自测试方法.通过对线性移位测试结构的分析,提出了一种递进式的反复测试生成方法:顺序求解输入位流,逆向精简,多次求解以获得更优值,最终将测试集以较小的代价嵌入到test-per-clock位流中.在测试应用时,只需存储求解后的最小输入流,通过控制线性移位的首位从而生成所需的测试集.实验结果表明,在达到故障覆盖率要求的前提下,能显著地减少测试应用时间和存储面积开销.     

集成电路老炼中测试设备校准装置研究

为贯彻GJB 548B中方法1015的要求,集成电路老炼中测试(Testing During Burn In,TDBI)技术广泛应用于超大规模的FPGA、DSP、CPU及专用芯片等核心集成电路的动态老炼过程中,国内外多种型号的集成电路老炼中测试设备已投入使用,如何进行该类设备系统级整体计量、保证其量值的可溯源性是一项重要任务.论文主要从整体架构设计、信号适配设计、校准软件设计等方面介绍了集成电路老炼中测试设备校准装置的研建过程.