基于延迟合并嵌入的带障碍的时钟树布线算法

提出一种在带障碍情况下,基于延迟合并嵌入方法的时钟树构建算法,并在时钟树构造过程中引入了轨迹图以保证布线可以绕过障碍．该算法以已知障碍为布线约束,首先自底向上计算时钟树内部节点的可能位置,然后自顶向下确定每个节点的确切位置．实验结果表明,该算法能够正确、有效地实现有障碍存在时的时钟树布线,线长优化率超过7％．     

面向延迟和面积平衡的时钟网变线宽算法

在深亚微米下,变线宽技术是互连线优化的一种有效方法,针对时钟网布线,提出一种分布优化时延、面积和时钟偏差的变线宽算法,其中各阶段的优化是有机结合的,首先,提出一种基于敏感度的方法优化互连线树的延迟;而后在满足延迟约束的条件下,通过近似规划法使连线面积的增加最小;最后,为了确保时钟偏差小于给定的约束,进一步对时钟树枝宽度进行局部调整,实验表明,通过将基于敏感度的方法和较严格的数学规划方法结合起来可有     

一种基于结群的零偏差时钟布线算法

介绍了一种基于结群的零偏差时钟布线算法，该算法采用新的单元匹配策略，递归地把时钟节点划分成2个负载和半径比较均衡的子集，结合缓冲器的适当插入，产生一棵零偏差的时钟布线树。实验表明，结群处理对处理规模较大的电路快速有效，时钟延迟得到了明显减少。     

GHz零时滞时钟树物理布图的虚拟通道布线算法

随着集成电路技术的发展和GHz频率的应用需求，已有的基于线长或RC延迟模型的时钟树布图算法已不能适用．针对GHz频率宏模块中时钟树的平面布图，依据流水线技术，提出一种虚拟通道布线算法；根据时钟树的拓扑结构，分别进行粗略布线和虚拟通道内的布线调整，完成时钟树的平面布线．该算法在开发软件原型ClockStar中得以应用．     

基于有用时序偏差的时序优化方法

提出了一种利用有用时序偏差来提高电路性能的方法,利用时钟偏差规划算法在时钟树综合之前对时序偏差重新调整规划,以提高电路的性能.使用ISCAS89作为实验对象来验证算法并进行了分析.     

动态时钟拓扑引导下的布局算法

为了优化时钟线网,提出一种动态时钟拓扑引导下的布局算法.该算法中采用由从上而下的划分和从下而上的结群过程建立时钟的拓扑结构,并在布局过程中能够随着时钟节点分布变化对拓扑进行动态调整;通过对底层时钟子集节点的子群添加伪线网来引导节点的分布,结群和伪线网也可以随节点分布动态调整,使时钟优化与未来的时钟综合过程更加匹配.实验结果表明,文中算法可以有效地减少时钟线长、降低功耗.     

FPGA时钟分配网络设计技术

本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型.并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案.     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

面向裕量优化的高效时钟偏差规划和延迟提取

为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.     

高频时钟网络布线拓扑结构的曼哈顿平面切割线生成算法

在传统的Planar-DME拓扑划分算法的基础上,提出一种将欧几里德平面上的拓扑连接线转换成曼哈顿平面上的切割线并建立虚拟通道的算法,来进行连线调整,完成时钟网络的零时滞平面化布线．算法在开发软件原型Clockstar中得以应用。     

A single layer zero skew clock routing in X architecture

With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Planar-CRX). Our Planar-CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki’s line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. Supported in part by the National Natural Science Foundation of China (Grant No. 60876026), and the Specialized Research Fund for the Doctoral Program of Higher Education (Crant No. 200800030026)     

Reliable buffered clock tree routing algorithm with process variation tolerance

1 Introduction The clock distribution network design is a very challenging task, because the per-formance and functionality of the whole synchronous system directly depend upon the clock signals. Clock skew is manifested by a lead/lag relationship between the clock signals. Conventional clock designs always demand a zero clock skew system, since they think that clock skew may limit the maximum operation frequency. Exact zero skew was first accomplished in ref. [1], and then DME (Deferred-Mer…     

抗工艺变化的时钟偏差规划

提出了在时钟偏差规划过程中减小中心误差平方值的增量式松弛量分配方法.在给定的时钟周期下,根据当前约束条件中所包含的组合电路的最大/最小时延值的权重,合理地为具有不同变化量的约束条件边界分配不同的松弛量.实验结果表明:该方法可以有效地分配偏差值与约束边界间的安全区,从而大幅提高在工艺变化条件下电路的可靠性.     

基于频率校正的触发型传感器网络同步算法

通过对现有时钟同步算法的分析,为消除触发型同步算法中时钟频率偏差对同步误差的影响,提出一种基于频率校正的触发型传感器网络同步算法。该算法中基站监测事件发生时,相关传感器节点通过线性回归计算时钟晶振频率偏差,通过同步信令的交互,估算往返时延和时间差值。仿真结果表明,该算法能达到良好的同步精度。     

基于模拟退火方法的多级时钟树的构建

在时钟布线中，时钟信号和时钟偏差对电路性能的影响越来越明显。针对传统的时钟网络拓扑生成算法存在的不足，提出了时钟二叉树的“多级”模型并设计了基于模拟退火方法的时钟二叉树形成算法。用该算法对随机测试例子和标准标杆测试例子的测试中发现，较之传统的启发式算法，该算法能产生更好的测试结果。