H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

H.264/AVC解码芯片验证系统及验证策略

H.264/AVC视频编码标准是目前应用广泛的视频压缩标准,具有压缩比高、算法复杂等特点,给视频解码系统的设计和验证带来了挑战。文中基于一款H.264/AVC解码芯片架构,针对H.264/AVC视频解码系统的复杂性,构建了验证系统,提出多形式、分层次的验证策略,在解码芯片设计实现的各个阶段实施验证。根据RTL虚拟仿真、FPGA原型和后仿真等验证手段的特点,分别规划不同阶段的测试激励,形成基于H.264/AVC解码芯片的验证项策划,对类似H.264/AVC解码器的验证工作具有一定的帮助。     

H.264/AVC解码器解块滤波的结构优化

相对于桌面系统,无线手持设备处理器的主频很低,这要求视频解码器具有更好的解码速度。论文重新设计了H.264/AVC规定的标准解码器结构,对解块滤波和重构显示模块进行了结构优化,有效提高了解码速度。     

CAVLC编码算法及高速熵编码器的FPGA实现

H.264视频编码标准在基本档次和扩展档次采用基于上下文的自适应可变长编码(CAVLC)熵编码方法,但标准并未明确规定CAVLC的具体编码方法。从CAVLC的解码原理出发,详细分析H.264视频编码标准中的CAVLC编码算法,提出一种应用于H.264/AVC标准的高速CAVLC编码器方案,设计中综合采用了多时钟域处理技术与并行处理技术,提高了系统的处理性能;通过算术运算替换部分静态码表,降低系统对存储资源的消耗。给出了各个功能模块的详细设计原理与FPGA硬件实现方法。FPGA实验验证表明,该方案编码系统时钟可达107.97MHz,编码时延小于36个时钟周期,能满足对高清、实时应用的编码要求。     

H.264及AVS视频解码器中IQ/IDCT的设计与实现

H.264及AVS解码器中IQ/IDCT(反量化/反离散余弦变换)模块的设计和实现。设计中考虑到解码速度、算法复用、系统耦合的情况,给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案,并给出最终仿真及后端设计结果。     

H.264标准中的CAVLC编码算法与FPGA实现

H.264视频编码标准在基本档次和扩展档次采用CAVLC（基于上下文的自适应可变长编码）熵编码方法,但标准并未给出详细的CALVC编码句法。从CALVC的解码原理出发,详细分析了H.264视频编码标准中的CAVLC编码算法,提出了一种应用于H.264标准的快速低功耗CAVLC编码器结构,给出了各个功能模块的详细设计原理与FPGA实现方法,并对较复杂的几个模块进行了算法和结构上的优化,降低了实现的复杂度。FPGA实验验证表明,该方案编码系统时钟可达100 MHz,能满足对高速、实时应用的编码要求。     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

H.264视频解码IP核的设计与实现

设计了一种基于FPGA高效并行结构的H.264视频解码IP核,提出了优化遍历查表的CAVLC熵解码设计方案,并详细介绍了全流水线并行运算结构的反量化反DCT变换模块和帧内预测模块的硬件实现。设计通过Altera公司Stratix Ⅱ系列的EP2S60F672C5ES平台验证,在最高时钟频率82 MHz下能以50 f/s的速度解码分辨率为320×240的灰度图像,在速度、功耗、成本、可移植性等方面都具有独特的优势和良好的发展空间。     

x264解码器的设计与实现

x264是基于H.264的免费开源的实用性视频编码参考软件,但其设计者没有给出相应的解码器,本文在软件平台上设计并实现了可以用于实时解码的x264解码器,经测试,解码速度可以达到H.264参考软件JM96解码器的6-10倍,满足了x264的实时解码需求.     

一种高效CAVLC编码结构的VLSI设计实现

CAVLC是H.264/AVC标准新引入的一项重要特性。通过对已有游程编码结构的分析和改进,提出了一种可满足H.264/AVC实时编码应用的高效CAVLC编码结构。该结构采用优化的数据处理顺序,提高了系统的吞吐率。同时利用算术结构设计代替查找表所需的ROM,降低了设计的硬件成本。在133 MHz频率约束下采用0.18 um工艺的综合结果表明,所需的逻辑门数为13 114,以较少的逻辑资源实现了HD1080@30fps的实时处理.     

基于分级流水线的H.264/AVC解码器设计

提出一种H.264/AVC Baseline Profile硬件解码器设计方案。该方案采用分级流水线架构,并通过增加并行度、优化存储结构等方法来提高性能。实验结果表明,该解码器可在最低1.5 MHz的频率下,满足QCIF分辨率下30 fps的实时解码,适用于移动多媒体设备、手持电话等低功耗场合中。     

宏块级帧场自适应的去块效应滤波模块分析与优化

对支持宏块级帧场自适应的H.264去块效应滤波过程进行深入分析,利用相邻4×4像素块间数据的依赖关系合理组织数据存储顺序,提出了一种针对H.264/AVC标准的高性能、低复杂度的去块效应滤波系统的VLSI结构.     

基于H.264的熵编码结构

Exp-Golomb和CAVLC是H.264引入的新的熵编码形式,通过引入上下文的方式,减少编码码流,提高鲁棒性。该文提出一种熵编码的硬件结构,采用全0子块探测,双RAM结构,流水线技术,以及通过计算代替查找表的方法,加快编码过程,同时减少硬件的复杂度。FPGA综合结果显示,关键路径为11.449 ns,系统时钟最高支持到87.346 MHz。     

Implementation of MAC-based RTL module for Inverse DCT in H.264/AVC

In this paper, we implemented the MAC-based RTL module for inverse DCT in H.264/AVC to improve applicability, to reduce processing time and utilize resources. The paper highlights design of FU architecture, its interconnection topology, regular formula of inverse DCT and array processor mapping as well as MAC-based RTL module constructing. Multi-directional FUA and FPGA were presented along with an evaluated performance and simulation result. Hence, the paper encompasses design of single FU that was verified with the performance test at maximum frequency 200 MHz; the designed 4-by-4 FUA operates over 100 MHz. The proposed multi-directional FU can be extended to n-by-n FUA that functionality can be extended to next video coding standard (H.265/HEVC).     

一种适用于H.264/AVC宏块级反变换

本文提出了适用于H.264/AVC宏块级反变换的IP核完整设计方案。首先,使用改进的T型结构同步宏块中的3种不同变换和反ZigZag扫描。然后,对Hadamard反变换模块采用了时分复用存储器模块的设计方案,降低了系统时延;再利用IDCT矩阵运算可分离的特点,减少了IDCT模块资源消耗;最后,给出了以Xilinx Viretex2系列XC2V6000为目标器件的综合结果。仿真结果表明,该设计能够正确支持1080i 50Hz高清码流的实时解码。