龙芯2号处理器设计和性能分析

介绍龙芯2号处理器设计及其性能测试结果．龙芯2号采用四发射超标量超流水结构。片内一级指令和数据高速缓存各64KB，片外二级高速缓存最多可达8MB．为了充分发挥流水线的效率，龙芯2号实现了先进的转移猜测、寄存器重命名、动态调度等乱序执行技术以及非阻塞的Cache访问和load Speculation等动态存储访问机制．龙芯2号处理器采用0．18gm的CMOS工艺实现，在正常电压下的最高工作频率为500MHz，500MHz时的实测功耗为3～5W．龙芯2号单精度峰值浮点运算速度为20亿a／秒，双精度浮点运算速度为10亿a／秒，SPECCPU2000的实测性能是龙芯1号的8～10倍，综合性能已经达到PentiumⅢ的水平．目前芯片样机能流畅运行完整的64位中文Linux操作系统，全功能的Mozilla浏览器、多媒体播放器和OpenOffice办公套件，可以满足绝大多数桌面应用的要求．     

龙芯3号处理器多核虚拟化技术

MIPS 处理器是精简指令集（RISC）处理器中的一个重要代表,通常应用于嵌入式系统中.近年来,随着MIPS处理器性能的大幅度提升,其应用渐渐扩展到了高性能服务器领域.龙芯3号处理器是MIPS架构的典型代表.在目前的服务器研究领域中,多核技术是一项重要的技术指标,而虚拟化技术是另一项重要的技术指标.当前,虽然虚拟化技术得到了快速发展,但是龙芯3号处理器上的虚拟化技术却鲜有成果.基于龙芯3号处理器的多核虚拟化技术面临许多问题,虚拟多核架构结构复杂、核间通信方式难以模拟等都会为龙芯3号处理器上的多核虚拟化带来困难.分析了多核龙芯3号处理器的硬件结构以及物理多核的核间中断通信方式,在此基础上介绍了龙芯3号处理器上多核虚拟化关键技术.主要在多核处理器虚拟化总体架构设计、虚拟多核结构设计以及虚拟多核的核间通信方式等方面进行了讨论.实验的结果表明,在龙芯3号处理器上,该多核虚拟化方法具有良好的效果.     

龙芯2号处理器的同时多线程设计

提出了适合龙芯2号处理器的同时多线程处理器模型,并介绍了具体的微体系结构设计以及相应的Linux操作系统的实现方案.通过在设计的龙芯2号同时多线程处理器上启动Linux操作系统,并运行应用程序,例如SPEC CPU2000,进行性能评测.结果表明,龙芯2号同时多线程处理器通过挖掘线程级并行性,将龙芯2号处理器的性能提高了31.1%.     

龙芯1号处理器结构级功耗评估有效性分析

结合龙芯1号处理器实际设计过程,介绍了处理器功耗评估的方法和功耗模型,分别对结构级、电路级功耗评估和实际芯片3种情况进行测试程序仿真.经过量化分析和比较表明:结构级功耗评估具有仿真速度快、评估结果误差和测试程序相关,并且同一测试程序误差能够追随电路级功耗评估等特点,说明了龙芯1号处理器进行结构级功耗评估的有效性.采用该方法可显著提高低功耗处理器结构的设计效率.     

龙芯1号IP验证方法

SoC设计中大量使用IP,其验证充分与否决定了设计的成败,其中处理器IP的验证十分复杂耗时。该文介绍龙芯1号IP的验证流程,阐述龙芯1号 IP的基本结构及功耗低、配置丰富等特点。建立龙芯1号IP的仿真环境平台,提出平台的改进思路,其验证流程比传统验证流程更具多样性和完备性。     

龙芯2号微处理器的功能验证

开发龙芯2号这样的高性能通用处理器是一项极其复杂的艰巨任务．龙芯2号处理器的设计规模和复杂度比龙芯1号增加了许多倍，如何保证设计的正确性是一个重大挑战．简单的系统级测试已经不能满足设计的需要，这就要求采用多种有效的、先进的验证方法和工具帮助设计者尽可能早的发现和改正设计错误．主要介绍了在龙芯2号处理器的设计开发过程中采用的功能验证流程和主要验证方法．模拟仿真是主要的验证手段，新的形式化验证方法也应用到了验证流程当中．     

龙芯1号处理器的故障注入方法与软错误敏感性分析

在纳米级制造工艺下以及在航天等特殊应用场合中，可靠性将是处理器设计中的一个重要考虑因素．以龙芯1号处理器为研究对象，探讨了处理器可靠性设计中的故障注入方法，并提出了一种同时运行两个处理器RTL模型的故障注入与分析方法，可以实现连续快速的处理器仿真故障注入．在此基础上，进一步分析了龙芯1号处理器的软错误敏感性，通过快速注入大约30万个软错误，保证了分析结果具有较好的统计意义，可以有效指导后续的容错与可靠性设计．     

基于龙芯处理器的可信计算机研究与设计

随着龙芯处理器芯片的日益成熟,基于龙芯处理器嵌入式计算机产品在军事等领域得到应用,为满足特定应用领域的安全可信需要,实现计算机终端系统的安全性、数据保密性和可用性,以国产龙芯处理器为例,通过分析处理器的硬件架构与工作原理,结合可信计算技术,重点分析了基于龙芯处理器的可信计算机体系结构、信任根的构建、信任链传递机制,提出了可信软件协议栈设计思路,实际应用中验证了基于龙芯处理器可信计算机设计方法的可行性和正确性。     

基于龙芯PC104 Plus模块的机载视频记录系统

以国产CPU龙芯2号为核心设计符合PC104 PLUS标准的处理器模块，并以此为基础构建机载视频记录系统。在阐述整个系统基本原理的基础上，介绍了龙芯2号PC104 PLUS处理器模块的设计、视频压缩系统的实现及上层软件的开发。     

龙芯2号处理器功能部件设计

功能部件是处理器中进行指令运算的核心单元，它的算法及其实现直接影响到处理器的总体性能．介绍了龙芯2号处理器的功能部件，探讨了从算法到物理设计等不同层次的功能部件设计方法．龙芯2号功能部件分为两个定点ALU和两个浮点ALU实现，除实现完整的MIPS定、浮点指令集外，还实现了龙芯2号类MMX自定义多媒体指令集以及定点操作在浮点部件（FPU）中的数据通路复用．龙芯2号浮点部件遵照IEEE754和MIPS相关标准，浮点加法4拍完成，浮点乘法5拍完成，浮点除法4～17拍完成．物理设计支持0．18μm工艺下主频500MHz的标准单元实现，浮点单精度峰值性能达到2GFLOPS．双精度峰值性能达到1GFLOPS．     

Memory monitor module for embedded systems

Embedded systems are vulnerable to buffer overflow attacks. In this paper, we propose a hardware memory monitor module that aims to detect buffer overflow attacks by analyzing the security of an embedded processor at the instruction level. The functionality of the memory monitor module does not rely on the source code and can perform security check through dynamic methods. Compared with several existing countermeasures that protect only part of the program’s data space, our proposed memory monitor module can protect the program’s entire data space. The proposed memory monitor module has negligible performance overhead because it runs in parallel with the embedded processor. As demonstrated in an FPGA (Field Programmable Gate Array) based prototype, the experimental results show that our memory monitor module can effectively resist several types of buffer overflow attacks with approximately a 15% hardware cost overhead and only a 0.1% performance penalty.     

VLIW处理器循环指令缓冲器设计与实现

数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。     

YHFT-DX高性能DSP指令控制流水线设计与优化

YHFT-DX是国防科技大学设计的一款高性能定点DSP。论文设计并实现了YHFT-DX指令控制流水线,提出了在YHFT-DX 超长指令字结构中跨取指包边界派发和指令预取的方法,有效提升了流水线的性能。对指令流水线进行了高频结构优化,将派发部件的关键路径延时压缩40%,满足了600 MHz频率的设计目标。     

众核处理器的共享一级指令缓存研究

众核处理器设计在芯片面积上受到了巨大挑战,如何将有限的芯片面积投入到运算能力中,是众核处理器体系结构研究的热点。聚焦众核处理器的指令缓存结构设计,研究通过在多核核心之间共享一级指令缓存,以获取指令系统及处理器流水线性能的提升。给出了共享指令缓存的结构设计,对该结构进行了节拍级精确的性能模拟,并通过RTL级代码的综合得到了面积开销和时序指标。测试结果表明,共享指令缓存可以降低11%~27%的缓存脱靶率,提升4%~7%的流水线性能。     

基于切片技术的远程缓冲区溢出攻击检测模型

远程缓冲区溢出漏洞是网络安全领域危害最严重的安全漏洞，提高远程缓冲区溢出攻击防御能力成为安全研究的重要课题。本文提出了一种基于切片技术的远程缓冲区溢出攻击检测模型，给出了模型的架构思想和结构，以及各模块单元的实现技术和方法。最后，通过实验对模型的有效性进行了验证，并对各要素对模型性能的影响进行了客观的分析和评价。     

缓冲区溢出利用与保护防御方法

缓冲区溢出攻击是目前出现频繁,危害极大的攻击手段。文章首先详细描述了缓冲区溢出的原理,对程序在系统中的内存空间、寄存器和函数调用返回过程进行剖析,然后介绍了缓冲区攻击利用的方式,分析了缓冲区溢出实例,最后对缓冲区溢出的保护以及防御方法进行了总结。     

国产通用处理器密码算法指令实现研究

介绍了国际主流密码算法AES和SHA,综述了当前主流通用处理器架构的密码算法指令发展现状。为提高国产通用处理器在密码安全领域的性能,设计了面向国产通用处理器的AES和SHA密码算法扩展指令集,实现了能全流水执行的AES和SHA密码算法指令执行部件,并进行了实现评估和优化。该密码算法指令执行部件的工作频率达2.0 GHz,总面积为17 644 μm2,总功耗为59.62 mW,相比软件采用原有通用指令实现,对AES密码算法的最小加速比为8.90倍,对SHA密码算法的最小加速比为4.47倍,在指令全流水执行时可达19.30倍,显著地改善了处理器执行AES和SHA密码算法的性能,有望应用于国产通用处理器并进一步提升国产通用处理器芯片在密码安全应用领域的竞争力。此外,该密码算法指令部件还可以封装成专门用于支持密码算法的IP,应用在密码安全领域的专用芯片中。     

Pipelining and bypassing in a VLIW processor

This short note describes issues involved in the bypassing mechanism for a very long instruction word (VLIW) processor and its relation to the pipeline structure of the processor. The authors first describe the pipeline structure of their processor and analyze its performance and compare it to typical RISC-style pipeline structures given the context of a processor with multiple functional units. Next they study the performance effects of various bypassing schemes in terms of their effectiveness in resolving pipeline data hazards and their effect on the processor cycle time     

The i486 CPU: executing instructions in one clock cycle

The author discusses the design goals of the i486 development program, which were to ensure binary compatibility with the 386 microprocessor and the 387 math coprocessor, increase performance by two to three times over a 386/387 processor system at the same clock rate, and extend the IBM PC standard architecture of the 386 CPU with features suitable for minicomputers. A cache integrated into the instruction pipeline lets this 386-compatible processor achieve minicomputer performance levels. The design and performance of the on-chip cache and the instruction pipeline are examined in detail     

基于存储资源迭代重用的低成本寄存器重命名方法

针对超标量深流水线中物理寄存器资源冲突造成的流水线阻塞问题,提出了一种多指令共享同一物理寄存器资源的非阻塞指令发射方法。该方法可在物理寄存器资源冲突下继续分配物理寄存器,利用发射缓冲队列临时缓冲冲突的指令,增加发射流水级实际可分配的物理寄存器数量,释放发射窗口,提高物理寄存器使用的并行性。实验结果表明:相对于传统重命名方法,该方法可减少27.3%的物理寄存器资源实现传统方法相同的性能。