JPEG2000中位平面编码的存储优化方案设计和实现

JPEG2000的位平面编码运算开销很大,是编码器提高速度的瓶颈。为了使JPEG2000能用于实时图像处理,本文设计了存储优化的硬件实现方案,设计以verilog语言描述,通过了功能仿真和逻辑综合,最终实现的IP核能在0.1s完成512×512的灰度图像的编码。     

位平面算术编码的编码分离与MQ编码器改进

为了降低图像压缩中位平面算术编码的计算复杂度,提出了将算术编码从位平面扫描中分离,方便编码的并行计算。以JPEG2000的位平面编码为例,实现了位平面扫描和MQ编码的分离,然后根据编码分离后的算法特点,设计了一种改进的MQ编码器。对该算法在TMS320C6000系列DSP中的实现进行了研究,通过软件流水、循环展开、条件操作和优化选项等方法提高处理速度。编码独立和编码器改进相结合,使重建图像质量稍有提高,编码速度提高了8倍以上。     

JPEG2000中嵌入式块编码的FPGA设计

为了使JPEG2000能应用到便携产品中,采用了高效存储结构的硬件实现方案,并设计了相应的寄存器组和控制逻辑。仿真结果表明所设计的块编码器能够在0.256s内完成对一幅512×512的灰度图像的编码。     

单一滑动窗口下的字级位平面编码研究与实现

位平面编码（BPC）是JPEG2000编码器中EBCOT的重要组成部分。为了解决BPC实现的低效问题,提出了一种改进的并行硬件结构来实现字级位平面编码算法。对编码通道预测和上下文形成的流水线并行处理技术进行了研究,实现了在一个时钟周期内对一个条带列的所有位样本并行编码。当样本系数被顺次编码时,包含在每个位平面中的三个通道编码在一次扫描中完成。该系统结构已经通过ModelSim实现和TSMC综合。结果表明,该结构可以有效减少硬件成本,并提供高速的数据处理能力,适合实时图像和视频的应用。     

基于JPEG2000渐进过程数截断编码算法

对JPEG2000的率失真优化截取的嵌入式码块编码算法的各编码块截断过程数进行了分析，对大量的图像进行实验后发现，图像的每个编码块是在相近的过程数截断，于是提出了一种同一过程截断算法。在此基础上又提出了渐进过程数截断编码算法，最终这个算法舍去了复杂的率失真计算，降低了T2 编码器设计难度，提高了JPEG2000系统的处理速度，减少了存储量，对硬件实现是很好的新方法，处理512×512的8bits位深的图像16倍压缩为250fps。     

位平面编码存储优化算法及FPGA设计

提出一种基于子块的存储优化算法,可用于解决现有JPEG2000位平面编码器中存在的访问编码块存储器模式失配问题.采用将编码块划分成4×4的子块独立进行编码的策略,将访问同一小波系数的时间间隔从3N2Δt减少至48Δt,同时将访问编码块存储器的次数从(3K-2)N2降低至N2W.该算法不仅兼容现有各种加速技术,而且增加了子块并行的机会.基于FPGA平台实现了一种子块并行合并样本并行的位平面编码器结构,能够将编码时间复杂度从O(N2)降低至O(N),同时节省状态信息存储39%以上.实验结果表明,与目前最快的三层并行结构相比,文中设计的加速比达到了1.3.     

高性能的EBCOT编码及其VLSI结构

提出了比特平面与编码过程全并行处理的EBCOT(embedded block coding with optimizedtruncation)编码结构.通过分析JPEG2000和国内外提出的EBCOT编码结构,指出不仅每一个比特平面,而且对应的编码过程的编码信息可以同时获得,从而给出了比特平面与编码过程全并行处理的块编码方法,并且详细说明了实现的VLSI结构.理论分析以及具体实验结果表明,比特平面与编码过程全并行处理所需的时钟周期最少,FPGA原型系统最高时钟频率可达65MHz,对于512×512的灰度图像,处理速度可达30fps,完全可以实时处理,图像质量达到了公布的JPEG2000标准.     

JPEG2000分数位平面编码器的FPGA电路实现

分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分。基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器。电路仅需要约5100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1500×1200的图像。     

嵌入式DCT图像编码算法

首先对图像进行DCT，然后把不同块中相同频率的DCT系数按照子块的顺序重新排列成64个子带．重排后的DCT系数采用一种基于上下文的算术编码器进行位平面编码，从而使编码后的图像具有渐进传输性．实验证明，文中算法是一种简单、有效的图像编码算法．     

JPEG2000的系数位上下文建模算法及其应用研究*

提出了系数位上下文建模算法,利用它可先建立每个位平面的上下文,再直接进行编码,大大提高了编码的并行性。利用它还可以容易地实现一次性扫描的快速编码系统和位平面并行编码系统。     

HDTV编码器测试系统的设计与硬件实现

高清晰度电视（HDTV）编码器测试系统用于HDTV编码器各模块电路的调试与故障诊断，是HDTV编码器研制过程中不可缺少的测试设备。该系统通过向HDTV各模块电路发送测试用的数字视频码流，并接收和分析经过各模块电路处理后近视频码流，从而确定HDTV编码器各单元电路是滞正常。该文提出并实现了一个HDTV编码器测试系统，主要介绍了硬件部分的设计与实现。     

A wavelet-VQ system for real-time video compression

This paper presents a scheme and its Field Programmable Gate Array (FPGA) implementation for a system based on combining the bi-dimensional discrete wavelet transformation (2D-DWT) and vector quantization (VQ) for image compression. The 2D-DWT works in a non-separable fashion using a parallel filter structure with distributed control to compute two resolution levels. The wavelet coefficients of the higher frequency sub-bands are vector quantized using multi-resolution codebook and those of the lower frequency sub-band at level two are scalar quantized and entropy encoded. VQ is carried out by self organizing feature map (SOFM) neural nets working at the recall phase. Codebooks are quickly generated off-line using the same nets functioning at the training phase. The complete system, including the 2D-DWT, the multi-resolution codebook VQ, and the statistical encoder, was implemented on a Xilinx Virtex 4 FPGA and is capable of performing real-time compression for digital video when dealing with grayscale 512 × 512 pixels images. It offers high compression quality (PSNR values around 35 dB) and acceptable compression rate values (0.62 bpp).

一种基于CPLD的编码器抗干扰电路设计

在交流伺服系统中,准确可靠地获取编码器信号是整个闭环控制的关键;而编码器信号常受外界干扰,会产生误码脉冲,给伺服控制带来了偏差。在分析了增量式光电编码器的原理及误码产生原因、总结编码器信号处理方法后,设计了一种基于CPLD的具有编码器差分信号输入、误码滤除和鉴相功能的电路,提高了编码器信号检查的可靠性,并得到了很好的实际应用。具体分析了滤除误码原理,并给出了设计原理图和QuartusⅡ下的仿真结果。     

一种基于DSP的H.264实时视频编码器软件架构

提出一种适用于通用DSP平台的H.264视频编码器软件架构.以该架构基础实现的H.264视频编码器软件可以高效地运行在DSP系统中,以满足视频应用中对实时编码的要求.通过性能分析工具对原有的软件代码进行分析.找到代码运行效率不高的瓶颈所在,并结合TMS320DM642 DSP的硬件特点,设计出一种新型的H.264视频编码软件架构.最后,在进行了DSP的指令优化以后,该编码器可以对CIF格式的视频进行实时编码.以该架构为基础的H.264视频编码器软件同样也适用于其它通用的DSP平台.     

基于云计算的编码器信号误差补偿系统设计

传统的编码器信号误差补偿系统存在着补偿精度低的缺陷,为此提出基于云计算的编码器信号误差补偿系统。编码器信号误差补偿系统硬件设计包括编码器模拟控制单元、电源单元、信号采集单元与通信单元,软件设计包括通信模块、信号处理模块与信号误差补偿模块,通过编码器信号误差补偿系统硬件与软件的设计实现了编码器信号误差补偿系统的运行。通过实验得到,设计的编码器信号误差补偿系统补偿精度比传统系统高出30%,充分说明设计的编码器信号误差补偿系统具备极高的有效性。     

基于编码解码结构的移动端电力线语义分割方法

针对传统的视觉算法在复杂场景下检测细长电力线准确率低、受环境因素干扰大,现有基于深度学习的电线检测算法效率不高的问题,提出一种适用于移动端电力线检测的端到端全卷积神经网络模型。首先,采用一种对称的编码-解码结构,其中编码部分使用最大池化层进行下采样,以提取多尺度特征,而解码部分使用最大池化索引的非线性上采样方式逐层融合多尺度特征,以恢复图像细节;其次,针对电线像素与背景像素不平衡的问题,采用了一种加权损失函数来训练模型;最后,构建了一个背景复杂且有像素级标注的电线数据集来训练和评估模型,并重新标注了一个公开电线数据集作为不同源测试集。与现有移动端电线语义分割模型Dilated ConvNet相比,所提模型在移动端设备GPU NVIDIA JetsonTX2上对于512×512分辨率的图片的预测速度提升至Dilated ConvNet的两倍,达到8.2 frame/s所提模型在同源测试集上的平均交并比（mIoU）为0.857 3,F1分数为0.844 7,平均精度（AP）为0.927 9,这三个指标分别提升了0.011、0.014和0.008;所提模型在公开测试集上的mIoU达到0.724 4,F1分数达到0.634 1,AP达到0.664 4,这三个指标分别提升了0.004、0.007和0.032。实验结果表明,该模型具有更好的移动端电力线实时分割性能。     

旋转编码器支架的设计和改造

针对编码器固定不牢、故障后更换不方便等弊端,设计三维可调式编码器支架,以提高编码器的测量精度,降低故障率.     

基于Arduino的磁编码器轴角解算系统设计

磁编码器轴角解算技术是伺服系统中反馈电机运动状态的关键技术之一.磁编码器轴角解算的精度是决定伺服系统精度的关键因素之一.为提高轴角解算的精度,基于霍尔式磁编码器工作原理,设计了基于Arduino的磁编码器轴角解算系统.该系统以Arduino作为主控制器,由正交安装在磁铁下方的2个霍尔元件构成磁编码器.磁编码器感应磁场变...     

一种高速JPEG2000 MQ编码器的VLSI实现

JPEG2000采用的MQ编码器是一种优于Huffman编码的无损数据压缩算法。基于JPEG2000算法规程的MQ编码器速度较慢,限制了整个编码系统的实时性。本文采用部分并行算法,MQ编码器每个时钟最多可以编码2对数据,有效提高了编码器的数据吞吐率,并设计了基于3级流水的VLSI结构。试验结果表明,该算法平均每个时钟编码1.32bit,比普通算法的编码效率提高了约32%。