用不同敏化方法提高超速测试的故障覆盖率

面向小时延缺陷(small delay detect,SDDs)的测试产生方法不仅要求测试产生算法复杂度低,还要尽可能地检测到小时延缺陷。超速测试避免了因测试最长敏化通路而带来的测试效率过低的问题,而且它要求测试向量按敏化通路时延进行分组,对每组分配一个合适的超速测试频率,再采用一种可快速、准确选择特定长度的路径选择方法来有效地提高测试质量。同时,文中首次通过优先选用单通路敏化标准对短通路进行检测,对关键通路有选择地进行非强健测试,相对采用单一的敏化方法,能以很小的时间代价提高含有小时延缺陷的结点的跳变时延故障覆盖率(TDF)。在ISCAS’89基准电路中对小时延缺陷的检测结果表明:用不同敏化方法进行测试产生,能在低的cpu时间里取得更高的跳变时延故障覆盖率。     

高速接口故障波形形态分析

随着数据处理能力的不断提高,高速接口的应用越来越广泛。高速接口的测试难度较大,需要依靠工程师的经验和较长时间的分析才能确定故障的类型和位置。通过故障状态下高速接口的波形形态分析,确定了故障与故障波形之间的对应关系,降低了故障分析定位代价。实验系统以实际PCIE IP核构造了片间传输逻辑结构,利用SPICE模拟器模拟出了各种故障下的波形形态,形成了故障字典。     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.     

全速电流测试的故障精简和测试生成

针对全速电流测试方法测试生成算法效率低下的问题，提出故障压缩、故障模拟等故障精简的方法，以提高该方法的测试生成效率．实验结果表明，该方法使得需要进行测试生成的故障点平均减少了66．8％，该测试方法的测试生成的效率提高了200多倍．     

Reducing test-data volume and test-power simultaneously in LFSR reseeding-based compression environment

This paper presents a new test scheme based on scan block encoding in a linear feedback shift register (LFSR) reseeding-based compression environment.Meanwhile,our paper also introduces a novel algorithm of scan-block clustering.The main contribution of this paper is a flexible test-application framework that achieves significant reductions in switching activity during scan shift and the number of specified bits that need to be generated via LFSR reseeding.Thus,it can significantly reduce the test power and test data volume.Experimental results using Mintest test set on the larger ISCAS’89 benchmarks show that the proposed method reduces the switching activity significantly by 72%-94%and provides a best possible test compression of 74%-94%with little hardware overhead.     

一种基于开关电容的斜坡产生与求和电路

斜坡补偿电路在峰值电流控制的Buck型DC/DC开关电源变换器中应用十分广泛,能够有效地消除次谐波振荡.典型的斜坡补偿电路将斜坡的产生与求和分离实现,且控制电路复杂.本文将开关电容电路融合进斜坡补偿的设计中,提出了一种集斜坡产生与求和为一体的斜坡补偿电路,充分发挥了开关电容电路精确和稳定的特点,有效地消除了电流环路中的次谐波振荡,且电路结构简单、应用灵活,稳定性和工艺鲁棒性均较好.基于0.5 μm CMOS工艺的实现结果表明,该斜坡补偿电路功能正确,性能良好.     

一种新的小时延故障模拟器

现有的小时延故障模拟方法一般采用基于故障注入的串行模拟方法,是一个显式的故障处理过程,在时间上还有很大的改善空间.通过深入研究小时延故障的传播特点,采用波形模拟和临界路径追踪相结合的方法,实现了对小时延故障的隐式处理,开发了一种新的小时延故障模拟器.以扇出源为研究点,通过向后追踪与向前分组传播相结合的方法实现整个模拟过程,并通过电路划分和临界路径的识别,减少了对无关故障的模拟消耗.新的模拟器在适用性和速度上都具有明显的优势,对ISCAS89电路的实验结果表明,与现有的小时延故障模拟器相比,模拟速度能提升1～2个数量级.     

基于穷举和回溯的自反馈测试生成算法的实现

提出了一种基于穷举和回溯的自反馈测试生成算法,并在Xilinx Virtex-ⅡPro开发环境下实现了测试生成算法.穷举和回溯算法用软件设计实现.算法中状态矩阵的计算和检测用硬件设计实现.系统的整体设计在型号为XC2VP30的实验板上进行了验证.     

环形链轮询复用测试端口的高效测试结构

测试结构设计是集成电路（IC）测试的基础问题也是关键问题,而设计满足当代IC需求的测试结构对降低芯片成本、提高产品质量、增加产品竞争力具有十分重要的意义,为此提出了环形链轮询复用测试端口的测试结构RRR Scan。该结构将扫描触发器设计成多个环形链,环形链可工作于隐身模式、循环移位模式和直链扫描模式。循环移位模式实现了测试数据的重用,可减小测试集规模;隐身模式则可缩短测试数据移位路径,大幅降低测试移位功耗,因此该结构是具有数据重用和低功耗性质的通用测试结构。另外,该结构可将物理上相近的扫描单元设置于同一环形链内,布线代价不大。隐身模式使得测试数据的移位路径长度和时延均有所减小。实验结果表明,RRR Scan结构可大幅降低测试移位功耗,对于S13207电路,其移位功耗仅为扫描直链的0.42%。     

一种基于高阻的信息到达检测方法及其逻辑实现

针对异步式通信系统，文中提出了一种基于高阻的信息到达检测（detect the arrival of information）方法。当采用四步握手规约进行异步通信时，将高阻作为系统的初始状态（spacer state）可以在不增加异步总线宽度k的情况下，检测被传送的信息是否到达接收器。设计了实现该方法的逻辑电路，其复杂度为O(k)，且经仿真实验证明是可行的。该方法还将信息到达检测与差错控制分离，简化了差错控制设计。