在基于LFSR重播种的压缩环境下同时降低测试数据量和测试功耗

集成电路测试中过高的测试功耗和日益增长的测试数据量是半导体工业面临的两大问题。本文提出了一种在基于线性反馈移位寄存器重播种的压缩环境下基于扫描块的测试向量编码方案。同时,本文也介绍了一种新颖的扫描块重聚类算法。本文的主要贡献是给出了一种灵活的测试应用框架,它能够极大地减少扫描移位期间的跳变个数和经由LFSR重播种生成的确定位的数目。因此,文中方案能够极大地降低测试功耗和测试数据量。在ISCAS’89基准电路上使用Mintest测试集进行的实验表明,本文方法能够减少72%-94%的跳变,并且能获得高达74%-94%的测试压缩率。     

基于伯努利分布的逻辑电路可靠度计算方法

在深亚微米及纳米级集成电路设计过程中,电路的可靠性评估是非常重要的一个环节.本文提出了一种利用概率统计模型计算逻辑电路可靠度的方法,将电路中的每个逻辑门是否正常输出看作一次随机事件,则发生故障的逻辑门数为某个特定值的概率服从伯努利分布;再利用实验统计单个逻辑门出错时电路的逻辑屏蔽特性,根据此方法计算出ISCAS'85和ISCAS'89基准电路可靠度的一个特定范围.理论分析和实验结果表明所提方法是准确和有效的.     

微机动态轨道衡的静态数据处理

微机动态轨道衡是一种动态称重设备,能对通过的列车逐节准确称出车厢的重量。运行时,列车在行进,车厢在振动、冲撞。模拟通道中传送的称重信号经过传感器、放大器,A/D转换器等设备多次变换;这些设备的转换特性因环境、气候等运行条件而变化。因此,为提高精度,在动态信号处理以后,还需对各种缓变因素造成的系统误差进行补偿——进行静态数据处理。工程上常常在现场调试中以人工试凑的方法进行。这种人工试凑的办法,实质上是在调试时的特定运行条件下进行的一种经验拟合,通常只适合于特定的运行条件,而很难适     

一种基于IDDT测试的时延故障测试产生算法

瞬态电流测试(IDDT Testing)作为传统电压测试和稳态电流测试(IDDQ Testing)方法的一个补充,越来越受到研究领域和工业界的关注。针对不同的故障类型,基于瞬态电流测试的测试方法也有所不同。这里提出了一种关于时延故障的测试产生算法,该算法利用3个向量来激活时延故障。实验结果表明该测试产生算法用于检测时延故障是可行的。     

用全速电流测试检测AT89C51微处理器的实验研究

全速电流测试是一种新的电路测试方法,现以AT89C51微处理器为例,说明用全速电流测试进行微处理器测试的可能性.在实验中,让微处理器重复执行选定的指令序列,以普通的万用数字电流表测量微处理器消耗的平均电流,并给出了指令序列的产生方法.实验结果表明,用全速电流测试在指令级对AT89C51微处理器进行测试是可行的.通过测试所有的数据通路,不但可以检测数据通路的故障,而且可以检测由于控制错误而引起的数据传送错误.     

全速电流测试的故障精简和测试生成

针对全速电流测试方法测试生成算法效率低下的问题，提出故障压缩、故障模拟等故障精简的方法，以提高该方法的测试生成效率．实验结果表明，该方法使得需要进行测试生成的故障点平均减少了66．8％，该测试方法的测试生成的效率提高了200多倍．     

扩展相容性扫描树中的测试响应压缩器设计

在扫描树测试技术中,对相容单元扫描移入相同的测试向量值可以显著地减少测试应用时间,但会使测试需要的引脚数和测试响应数据量增大.为了减少扫描树测试结构需要的引脚数以及测试响应数据量,同时克服错误位扩散带来的困难,在异或网络的基础上,提出一种适用于扫描树结构的测试响应压缩器.该压缩器由扩散抑制电路和异或网络构成,通过抑制电路消除错误位扩散给测试响应压缩带来的困难.最后,用实验数据从性能上分析了该测试响应压缩器的适用性,对于ISCAS89标准电路,最高将输出压缩74倍,且没有混叠产生.     

一种多扫描链混合测试数据压缩方法

针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出一种多扫描链的混合测试数据压缩方法。对于含无关位较多的测试向量,使用伪随机向量产生器生成。对于含无关位较少的向量,则直接使用自动测试设备存储。将该方法与另一种基于扫描阻塞的测试方法进行比较,理论分析和实验结果表明,该方法对数据的压缩效果优于单纯用伪随机方式的扫描阻塞测试方法。     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.     

存在故障的数字微流控芯片重构后测试

数字微流控芯片广泛用于生命科学领域,它对可靠性的要求很苛刻。由于数字微流控芯片的可重构性,在测试诊断的故障数小于一定比例时,电极阵列会被重构以撇开故障单元继续使用,而对于重构后的不规则电极单元,必须在使用前做强健完备的测试。首次提出对重构后的不规则电极单元进行并行测试:将重构电极阵列分为多个等大子阵列,每个子阵列分配1个测试液滴进行并行测试,目标为最小化测试时间。本文将测试时间最小化问题转化为分发池的分配问题,并为该NP完全问题建立ILP模型,计算最优测试时间。实验结果表明,该方法避免了重复诊断,最小化了故障后重构芯片的测试时间,获得了较好的测试效果。