10/100 Base-T以太网物理层的硬件验证

以10/100 Base-T以太网物理层的设计为基础,分别介绍了系统级芯片数字部分的硬件加速仿真,及借助FPGA实现数模混合验证的方法,并得出了两种验证方法的对比。最后,给出了10/100 Base-T以太网物理层芯片的流片结果。测试表明,整个系统的性能达到了设计要求。     

一个71mW 8位125MHz A/D转换器

介绍了工作在1.8V的8位125MHz流水线A/D转换器.采用了低功耗的增益自举单级折叠级联运放,器件尺寸逐级减小进一步优化功耗.为消除不匹配造成的相位遗漏与重叠,每级均有独立的双相不交叠时钟发生电路,并由一全局的时钟树驱动.输入频率为62MHz的信号,以125MHz时钟采样,可获得49.5dB(7.9位有效精度)的信号与噪声及谐波失真比(SNDR),功耗仅为71mW.电路用0.18μm CMOS 工艺实现,面积为0.45mm2.     

一种适用于GSM/WCDMA的高线性度滤波器及带有消除直流偏置的可变增益放大器

采用SMIC 0.35μm CMOS混合信号工艺,实现了同时适用于GSM/WCDMA的完整的基带.基带由双模的高线性度的四阶切比雪夫形式的有源RC低通滤波器以及三级可变增益放大器构成.滤波器的设计同时满足GSM和WCDMA的带宽性能并且为降低制造成本在两种模式下具有最大的元件共享度.基带由于插入了高通滤波器具有滤除直流的功能,并且为了优化GSM模式下的功耗,运放的带宽做成可调.在最大增益情况下测得的噪声系数在GSM和WCDMA模式下分别为42和27.3dBm.在单位增益的情况下,WCDMA模式下的IIP3为40dBm,功耗为47.0mW;在GSM模式下,IIP3为28dBm,功耗为31.8mW.电源电压为3.3V.     

可配置GF(2m)域Digit-Serial乘法器

本文针对椭圆加密算法的应用，基于已有的GF(2^m)域Digit—Serial不可配置乘法器，通过控制输入数据格式、内镶GF（2^m）域Digit—Serial不可配置乘法器，得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2^m)域Digit-Serial的乘法器，用此乘法器计算域值为163的乘法，仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较，结果表明在硬件上可配置的GF（2^m）域乘法器解决方案中，本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大，串行可配置乘法器实现速度太慢的弊病。需要说明的是，本文的实现方法可以内镶各种不同的GF（2^m）域Digit-Serial不可配置乘法器以满足实际应用的需要。     

一种用于E1/T1接口电路的全数字锁相环

提出了一种直接实现的一阶全数字锁相环时钟提取电路，通过鉴相窗口拓宽、高倍采样、噪声滤波、输出相位累加器比特泄漏等改进算法，使电路完全能满足ＡＴ＆Ｔ和ＩＴＵ标准规定的相位拦动传递函数和输入拦动容限的要求。该电路具有简单、实用、通用性好等特点。     

基于随机非线性微分方程的振荡器相位噪声研究

根据振荡器电路的时变非线性特性 ,运用一种通用的相位噪声理论 ,通过对噪声源随机过程建模 ,求解具有严格数学意义的随机非线性微分方程 ,得到一个常数 c来描述时间抖动和频谱扩散。分别用基于随机非线性微分方程和线性时变的方法求解 ,结果表明线性时变得到的相位噪声频谱在基频附近分布的能量之和超过载波能量 ,在物理意义上有一定不足 ;而文中的相位噪声分析结果表明相位噪声只改变能量的分布并不能使能量显著增加 ,得到的结果为设计电路时减少相位噪声影响提供了思路。     

延迟锁定环(DLL)及其应用

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1 ns的范围内     

高精度流水线A/D转换器误差分析与系统设计

详细分析了影响高精度流水线A/D转换器性能的主要误差,并用数学表达式来具体描述.这些误差是模块噪声、恒定余量增益误差、非恒定余量增益误差、放大器不完全建立误差.在误差分析的基础上,研究了系统设计指标的确定方法,像如何确定各模块的采样电容与模块间电容缩小比例,以及如何确定各模块中放大器的增益、带宽、摆率等.     

一种适用于GSM/WCDMA的中频滤波器

采用SMIC0.35μmCMOS混合信号工艺,实现了同时适用于GSM/WCDMA的四阶有源RC低通中频滤波器(LPF)。该LPF具有高线性度,同时满足GSM和WCDMA的带宽性能,并且在两种模式下有元件最大的共享度。芯片面积大约1578μm×515μm。为了优化GSM模式下的功耗,运放的带宽做成可调。为了消除温度和工艺等外界因素的影响,采用电容阵列调节滤波器的转角频率以及频响曲线。同时,两种模式下的电容阵列做成部分共用的形式,减少了电阻的使用。测量得到的噪声系数在GSM和WCDMA模式下分别为56dB以及43dB。在WCDMA模式下,IIP3测量得到34dBm,功耗为17.9mW;在GSM模式下,功耗为11.3mW。电源电压为3.3V。     

A 3.1-4.8 GHz CMOS receiver for MB-OFDM UWB

An integrated fully differential ultra-wideband CMOS receiver for 3.1-4.8 GHz MB-OFDM systems is presented. A gain controllable low noise amplifier and a merged quadrature mixer are integrated as the RF front-end. Five order Gm-C type low pass filters and VGAs are also integrated for both I and Q IF paths in the receiver. The ESD protected chip is fabricated in a Jazz 0.18μm RF CMOS process and achieves a maximum total voltage gain of 65 dB, an AGC range of 45 dB with about 6 dB/step, an averaged total noise figure of 6.4 to 8.8 dB over 3 bands and an in-band IIP3 of-5.1 dBm. The receiver occupies 2.3 mm2 and consumes 110 mA from a 1.8 V supply including test buffers and a digital module.