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采用前端RC匹配技术的12位40兆赫兹无采样保持的流水线模数转换器 总被引:2,自引:2,他引:0
12位40兆赫兹流水线模数转换器采用了前端RC时间常数匹配技术和一组相应的不同占空比时钟时序方法。在不需要繁琐的后端版图仿真验证的情况下,可以很好的提高无采样保持结构流水线模数转换器的线性度。本设计采用0.13微米中芯国际工艺流片实现。通过取消采样保持器技术,运放共享技术和低功耗运放设计来确保低功耗和小面积的设计要求。在40兆赫兹采样时钟和10.2兆赫兹正弦输入信号下,此模数转换器可以达到78.2dB 的无杂散动态范围(SFDR),60.5dB 的信噪失真比(SNDR)和 -75.5dB 的总谐波失真,在1.2伏的电源电压下,功耗仅为15.6毫瓦。 相似文献
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应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现.系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响.设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB.电路采用标准0.18μm CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2. 相似文献
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5Gb/s 0.25μm CMOS限幅放大器 总被引:3,自引:3,他引:0
给出了一个90 0 MHz CMOS锁相环/频率综合器的设计,设计中采用了电流可变电荷泵及具有初始化电路的环路滤波器.电荷泵电流对温度与电源电压变化的影响不敏感,同时电流的大小可通过外部控制信号进行切换控制而改变.因此,锁相环的特性,诸如环路带宽等,也可通过电流的改变而改变.采用具有初始化电路的环路滤波器可提高锁相环的启动速度.另外采用了多模频率除法器以实现频率合成的功能.该电路采用0 .18μm、1.8V、1P6 M标准数字CMOS工艺实现. 相似文献
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本文结合谐波平衡思想,提出在空间上离散MOSFET偏微分方程,建立与之相应的混合型多变量谐波平衡方程,扩展了谐波平衡方程的应用范围.为了有效地完成这种复杂混合型多变量谐波平衡方程的求解,运用谐波平衡方程的同解变换、初始值预估以及阻尼Newton迭代算法等策略,使算法的收敛速度和计算性能都有大幅度提高.以单平衡混频器为例的模拟结果进一步显示该方法不但能有效地反映出射频电路MOSFET器件的分布特性,且算法计算性能对频差变化不灵敏,具有很好的收敛特性. 相似文献
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14-bit 100 MS/s 121 mW pipelined ADC 总被引:1,自引:1,他引:0
本文实现了一款低功耗、小面积的高速高精度流水线型模数转换器,可以作为IP核应用于片上系统中。该模数转换器应用了逐级尺寸递减、运放共享等技术来实现低功耗的设计。采用分离的双输入通道共享的运算放大器输入端,从而实现运放共享带来的级间串扰、记忆效应等非线性影响的消除。同时,该模数转换器中采用了动态预放大比较器的设计来减小比较器的静态功耗以及回踢噪声的影响。本设计在SMIC 0.18μm CMOS工艺下流片,实现面积开销为3.1mm2。在采样频率为100MHz,输入信号为2.4MHz的情况下,实现无杂散动态范围(SFDR)为82.7dB,信号噪声失真比(SNDR)为69.1dB。在输入信道达到100MHz的情况下,实现SFDR和SNDR分别为81.4dB和65.8dB。该模数转换器的供电电压为1.8V,功耗开销为121mW。 相似文献
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This paper presents a wide locking range and low DC power injection-locked frequency tripler for Kband frequency synthesizers application. The proposed ILFT employs a variable current source to decouple the injection signal path and the bias current so that the third harmonic of the injection signal can be maximized to enlarge the locking range. Meanwhile, a 2-bit digital control capacity array is used to further increase the output frequency locking range. It is implemented in a 130-nm CMOS process and occupies a chip area of 0.7 0.8 mm2 without pads. The measured results show that the proposed ILFT can achieve a whole locking range from 18 to21 GHz under the input signal of 4 d Bm and the core circuit dissipates only 4 m W of DC power from a 0.8 V supply voltage. The measured phase noise degradation from that of the injection signal is only 10 d B at 1 MHz offset. 相似文献
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