能量回收阈值逻辑电路

通过把阈值逻辑应用在能量回收电路中,提出了一种新的电路形式——能量回收阈值逻辑电路(energyre-coverythresholdlogic,ERTL).阈值逻辑的应用,使ERTL电路的门复杂度大大降低,同时进一步降低了功耗.分别以ERTL电路和静态CMOS电路设计了4位超前进位加法器,两个加法器采用相同的结构.ERTL加法器逻辑电路的晶体管数目只占静态CMOS加法器的63%,与现有的能量回收电路相比,硬件开销减少.设计使用的是TSMC0.35μm工艺,分别在3V和5V工作电压下对电路进行Spice仿真.仿真结果显示,在实际的工作负载和工作频率范围内,ERTL电路的能耗只有静态CMOS电路的14%～58%     

一种新型的集成电路金属连线温度分析解析模型

研究了金属连线上的焦耳热对连线温度的影响,进而提出了一种新型的集成电路多层金属连线上的温度模拟器(LTem).该模拟器采用一种相对简单的热学解析模型,详细考虑了通孔效应以及边缘效应对温度分布的影响.模拟结果表明,考虑了通孔效应以及边缘效应之后,金属连线上的温度分布情况有了较大程度上的降低,LTem可以得到更贴近实际情况的金属连线温度分布情况     

基于AGC方法的软判决LDPC译码器输入匹配电路

针对低密度奇偶校验码(LDPC)译码器性能受输入软信息电平抖动影响较大的问题,本文提出一种基于自动增益控制(AGC)方法的输入匹配电路,能够跟踪输入的信号电平变化动态调整信号幅度,使解调器与LDPC译码器始终工作在最佳匹配状态.此方法及AGC结构匹配电路模块已用于实现高速超宽带(MBOK-UWB)无线通信系统接收机的LDPC译码器,系统仿真和实际测试结果均表明,上述方法有效提高了系统的误比特性能.     

基于望远镜搜索的块匹配运动估值的低功耗VLSI结构

在一种基于望远镜搜索的块匹配运动估值的VLSI实现中,对用于加速搜索的传统心动阵列引擎进行了结构上的改进,从而能够显著地降低功耗.方法是使用一种新的块匹配误差计算的提早跳出技术,并通过在阵列处理单元中屏蔽操作数来避免不必要的计算操作.基于算法模拟结果的简单估计表明：使用新结构搜索引擎的运动估值,功耗可降低到原来的40％左右,而仍然保持着相同的处理速度和相似的视频解码图质量.     

高速线性反馈移位寄存器的实现

线性反馈移位寄存器（ＬＦＳＲ）被广泛用于扩频通信，内建自测试和数字加密等许多领域。文中针对这一类电路的物理实现，提出了利用动态双边沿触发器实现高速线性反馈移位寄存器的一种新型结构。在不增加电路代价的前提下，获得了两倍于传统主－从铁速度，在此基础上，提出双相并行结构，从理论上分析，可得到最高的移位速度。     

一种改进的能量回收逻辑电路

文本分析了能量回收电路的功耗组成，指出非绝热损失是能量回收电路的主要功耗能量来源，提出了一种改进的能量回收逻辑电路IERL。IERL电路增加了额外的回收路径，能够显著降低电路的非绝热损失，HSPICE模拟结果表明，IERL电路具有很好的低功耗性能。同时，给出了IERL电路的复杂逻辑门设计与级联方式，用0．8μm DPDM工艺实现了2位IERL全加器电路和两相正弦功率时钟电路。     

能量回收电路的功耗优化方法

能量回收电路的非绝热损失正比于CLΔV2,文中提出了两种方法降低CL和ΔV因子.HEERL(high efficient energy recovery logic)电路利用自举效应减小了回收节点的残留电压ΔV,IERL(improved energy recovery logic)电路增加了回收的通路,在控制回收通路的小电容节点产生了CAΔV2的非绝热损失,从而使大电容输出节点电荷被充分回收,降低了电路的整体功耗.降低非绝热损失两个因子CL和ΔV的能量回收电路与其它能量回收电路相比,电路面积增加很小(2个NMOS管),而功耗可降低50%以上.     

Java智能卡微处理器软件仿真指令的研究与实现

JCP(Java Card Processor)是一种直接支持Java卡虚拟机运行的16位RISC微处理器.但Java卡虚拟机的支持面向对象的字节码指令功能较复杂,用硬件直接实现需要消耗大量的资源,不适合智能卡等硬件资源有限的系统.JCP提供一种硬件陷阱机制,在执行此类指令时,切换到相应的陷阱处理程序中,用软件仿真它们的功能.文章讨论了Java卡虚拟机二进制文件特点,软件仿真指令的面向对象的功能及其具体实现.通过仿真基于JCP的Java卡操作系统和应用程序,验证了软件仿真指令实现的正确性.     

微处理器软核的测试算法

针对微处理器软核测试程序工艺无关性的要求,我们提出了一种新的寄存器传输级的微处理器功能测试算法。新算法扩展了微处理器的模型表示,简化了指令的故障类型,新的指令测试方法有效地降低了测试程序的复杂度。采用该测试算法我们为自行设计的一个八位微处理器核成功地开发了测试程序。     

一种CMOS超宽带LNA的优化设计方法

 为实现性能更优的超宽带(UWB)射频前端低噪声放大器(LNA),本文提出了一种通用的基于CMOS工艺的超宽带LNA优化设计方法.基于源端电感负反馈的LNA电路模型,本文提出利用最优化的数学方法分别确定晶体管尺寸、输入匹配网络和负载网络各元件参数的方法,实现了较好的输入阻抗匹配,达到了较高的增益、较好的增益平坦度以及优秀的噪声系数,并具有较低的功耗;本设计方法所用无源元件不但适宜CMOS集成,而且对工艺偏差具有一定的忍耐力.仿真结果说明用上述方法设计的超宽带LNA在工作频带内能够达到预期的各项性能要求.