阈值电压对超深亚微米SRAM存储单元SNM的影响

采用基于物理模型的 α指数 MOSFET模型 ,对超深亚微米 (VDSM:Very Deep Submicron) SRAM存储单元的静态噪声容限 (SNM:Static Noise Margin)进行了解析分析 ,分析中考虑了随机工艺涨落造成的VDSM SRAM存储单元阈值失配对 SNM的影响 ,结果与 HSPICE仿真相符 ;文中同时分析了栅宽与 SNM的关系 ,其结论与实验结果一致 ,并给出了 VDSM SRAM存储单元设计中应注意的问题     

一种500MHz32×32bit高速五端口CMOS寄存器堆

采用0.35μm CMOS工艺,实现了一个500MHz、32×32bit的高速五端口寄存器堆.它可以同时进行二个写操作和三个读操作,并且在同一时钟周期完成先写后读.在电流工作方式下,通过设计优化的存储单元、新型高速电流灵敏放大器以及一种灵敏放大器控制信号产生电路,提高了寄存器堆的读取速度.另外还采用了TSPC(true single-phase clock)-D触发器等高速技术来进一步加快读取速度,电路仿真结果表明该寄存器堆的读取时间为1.85ns.     

集成电路新品种发展及其设计技术

集成电路出现以来的20多年历史中,集成电路工业兴旺发达的形象一直给人们以深刻的印响.1985年曾出现集成电路工业萧条的形势,然而,即使面临这种困难,集成电路技术进展的速度并没受到很大影响,超大规模集成电路系统的复杂性仍以前所未有的速度增长着. 今天,超大规模集成电路品种日新月异变化的现状离不开工艺与制造水平的提高。另外,还有两个重要因幸,即一是过去进行电子线路与计算机系统的设计者们,现在大量转     

160 Gbit/s交叉连接芯片总体方案设计

首先在明确40Gbit／sSDH(STM-256)光纤通信设备要求的基础上,确定了芯片与外围电路的电路、功能和时序接口,制订了满足设备需要并利于ASIC实现的芯片技术规范;其次,进行了芯片的总体方案设计,按照自顶向下的全正向设计方法进行了芯片的逻辑结构设计,并合理安排了芯片的寄存器结构;行为级仿真结果表明,方案是可行的．     

可综合算术运算单元的性能建模及VLSI结构优化

提出了一种可综合算术运算单元的性能评估与建模方法.该方法以单位门面积及延迟模型为基础,在设计的早期即可估算电路的面积、延迟等性能指标,从而便于设计者进行VLSI结构的优化,避免设计叠代;并以算术运算中最典型的二进制加法器为例,研究如何利用该模型对电路的VLSI实现结构进行评估、优化;理论分析的结论与电路的实现结果吻合,验证了该方法的有效性.     

适用于MPEG2标准的逆量化器的VLSI设计

介绍了视频压缩国际标准ＭＰＥＧ２中有关逆量化的算法,设计了一种适用于ＭＰＥＧ２视频解码的逆量化器ＶＬＳＩ结构,并用ＶＨＤＬ语言进行了仿真、采用改进的高速Ｂｏｏｔｈ流水线乘法顺提高电路速度。用１μｍＣＭＯＳ单元库进行综合,在５０ＭＨＺ时钟频率下,电路规模为３０００门左右,关键路径延时为１７ｎ,该电路可应用于ＭＰＥＧ２视频解码器。     

信息安全芯片SoC平台及其应用

作为保障信息安全的核心技术,信息安全芯片在电子商务、电子政务、计算安全防护、安全通信等领域日益重要。安全芯片的片上系统化与开发的平台化趋势使得建设一个用于安全芯片设计的SoC平台非常必要。本文从硬件、固件与软件三个层次出发,研究了一个典型的安全芯片SoC平台,并且基于该平台,开发了一款在电子商务、电子政务等领域有广泛应用的数字证书SoC芯片,该SoC芯片可以高效地实现数字签名与身份认证,数据加密与解密等功能,有效保障信息的完整性、机密性与不可抵赖性。     

一种改进的近似平方算法的VLSI实现

提出了一种适用于Viterbi算法的改进的近似平方算法--二阶近似算法.该算法最大相对误差(maximum relative error,MRE)和平均相对误差(average relative error,ARE)都非常低,与最新报道相比,MRE和ARE分别减小了20%和70%左右.同时,在0.6μm CMOS工艺条件下,实现了基于该算法的7-bit平方器,其延时和晶体管数与最新报道相当.     

基于双比特算法的新型除法器

提出了基于双比特算法的新型除法器及其VLSI实现结构.与MIPS微处理器中的除法器相比,它的平均执行周期减少了52.5%,而其最大延时几乎不变,仅晶体管数目增加了60%.仿真结果表明,在相同的运算能力下,其功耗仅为MIPS中除法器的11.3%.     

一种单芯片DVB-C解调器的VLSI实现

设计了一个单芯片实现的用于DVB-C的QAM解调器.片上集成有3.3V 10位精度的40MSPS模数转换器及FEC前向纠错解码器.该芯片支持4～256QAM多种模式,最高码率达80Mbps,具有宽的载波频偏捕获范围.采用改进的算法及VLSI实现结构,性能稳定,面积优化.采用SMIC 0.25μm 1P5M混合信号CMOS工艺制造,面积为3.5mm×3.5mm,最大功耗为447mW.