一种基于全差分积分器的时钟稳定电路设计

设计了一种用于超高速A/D转换器的时钟稳定电路。利用全差分连续时间积分器将差分时钟信号的占空比量化为电压信号,再通过跨导放大器产生控制电流来调整输出时钟的共模电平,达到调整输出时钟占空比的目的。电路采用0.18 μm标准CMOS工艺进行设计,工作电压为1.8 V,在2 GHz的最高时钟频率下,将占空比为20%~80%的输入时钟信号调整为(50±1)%,输出时钟抖动小于132 fs,具有抑制时钟抖动的能力。     

一种用于半并行A/D转换器的比较器设计

简要介绍了半并行结构的A/D转换器原理。针对该结构的A/D转换器,提出了一种能自动校零、迟滞、全差分输入及多级前置放大的比较器。解决了输入失调电压、噪声环境下单转换、电荷注入、带宽、转换速度等问题。给出了应用该比较器的0.6μm CMOS半并行A/D转换器的性能。结果表明,设计的比较器能使丰并行ADC的DNL和INL小于±0.5 LSB,SNR大于48dB。     

基于0.35 μm GeSi-BiCMOS工艺的1 GSPS采样保持电路

介绍了一种基于0.35μmGeSi-BiCMOS工艺的1GSPS采样/保持电路。该电路采用全差分开环结构,使用局部反馈提高开环缓冲放大器的线性度;采用增益、失调数字校正电路补偿高频输入信号衰减和工艺匹配误差造成的失调。在1GS/s采样率、484.375MHz输入信号频率、3.3V电源电压下进行仿真。结果显示,电路的SFDR达到75.6dB,THD为-74.9dB,功耗87mW。将该采样/保持电路用于一个8位1GSPSA/D转换器。流片测试结果表明,在1GSPS采样率,240.123MHz和5.123MHz输入信号下,8位A/D转换器的SNR为41.39dB和43.19dB。     

A digital calibration technique for an ultra high-speed wide-bandwidth folding and interpolating analog-to-digital converter in 0.18-μm CMOS technology

A digital calibration technique for an ultra high-speed folding and interpolating analog-to-digital converter in 0.18-μm CMOS technology is presented.The similar digital calibration techniques are taken for high 3-bit flash converter and low 5-bit folding and interpolating converter,which are based on well-designed calibration reference, calibration DAC and comparators.The spice simulation and the measured results show the ADC produces 5.9 ENOB with calibration disabled and 7.2 ENOB with calibration enabled for high-frequency wide-bandwidth analog input.     

高震区梁式渡槽摩擦摆支座参数敏感性分析

以滇中引水工程积福村输水梁式渡槽工程为背景,选取最高墩和最矮墩为研究对象,采用非线性时程分析法,计算分析了纵向、横向设计地震作用下,摩擦摆支座滑动面曲面半径R和摩擦系数μ对支座水平位移、墩底弯矩的影响。结果表明:(1)在水平地震作用下,在曲面半径R一定时,支座水平位移随着滑动摩擦系数μ的增大而减小;当μ值在0.02～0.04之间变化时影响最明显,μ值接近0.1时,支座位移趋于一致。(2)在纵向地震作用下,墩底弯矩随μ增大而增大。(3)在横向地震作用下,当R取2 m时,墩底横向弯矩随μ值增大而增大;当R值在3～10 m之间变化时,墩底横向弯矩则随μ值的增大而出现先减小后增大的趋势,存在明显的拐点。相关参数研究成果对摩擦摆支座设计制造具有重要参考价值。     

一种低延迟折叠插值12位1.5 GS/s ADC

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18 μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后,给出版图设计要点和测试结果。     

Ce掺杂SrMgF4超结构多晶体的吸收/光致发光光谱

稀土(RE)离子掺杂的钙钛矿型氟化物是可调谐光学材料的候选材料。本工作通过沉淀法合成了SrMgF₄: xCe (x = 0, 0.007, 0.013和0.035)粉末。X射线衍射(XRD)分析表明所获得的荧光粉具有单斜超结构, 价态分析证实存在Ce³⁺/Ce⁴⁺混合价, 在紫外光区通过不同波长的激发光观察到两个荧光带B和C。当Ce³⁺多面体的对称性从高对称变为低对称时, 源于单斜超结构的晶体场导致能级发生强烈的改变。     

一种用于高速高精度A/D转换器的时钟稳定电路

设计了一种完全满足高速高精度流水线A/D转换器的时钟稳定电路.通过在延迟环路中加入启动电路,使环路能在小于300 ns内快速锁定占空比,锁定精度为50%±1%.拥有20%～80%的占空比输入,且能很好地抑制外部时钟抖动,时钟抖动小于100 fs.电路采用0.35 μm工艺制作,芯片面积为0.5 mm×0.3 mm,在3.3 V电源电压下,功耗小于78 mW.     

一种采用厚膜混合工艺的10位高速D/A转换器

介绍了一种采用厚膜混合集成工艺制作的倒R-2R电阻网络结构的高速10位D/A转换器电路.重点分析了二极管电流开关对输出电流建立时间的影响,提出了一种改进型二极管电流开关结构,减少了二极管电流开关中电荷泄放引起的过冲,使电流建立时间大大减小,样品电路测试典型值为25 ns.     

An ultra high-speed 8-bit timing interleave folding＆interpolating analog-to-digital converter with digital foreground calibration technology

A 2-Gsample/s 8-b analog-to-digital converter in 0.35μm BiCMOS process technology is presented. The ADC uses the unique folding and interpolating algorithm and dual-channel timing interleave multiplexing technology to achieve a sampling rate of 2 GSPS.Digital calibration technology is used for the offset and gain corrections of the S/H circuit,the offset correction of preamplifier,and the gain and clock phase corrections between channels.As a result of testing,the ADC achieves 7.32 ENOB at an analog input of 484 MHz and 7.1 ENOB at Nyquist input after the chip is self-corrected.