DVB中高效BCH解码器的ASIC实现

介绍了数字电视广播(DVB)系统中BCH(762,752)解码器的设计及ASIC实现,提出了一种高效多功能的解码方法,并在XILINX公司的Viaex4器件上实现了验证.BCH解码器的系统级利用算法仿真对解码器作性能评估:采用VerilogHDL描述其硬件功能,对RTL级进行仿真、测试、一致性验证、综合和优化,解决了多时钟、亚稳态、毛刺以及测试覆盖率不全的问题.     

基于ASIC/SoC的UART核的设计

本文描述了通用异步收发机UART(Universal Asynchronous Receive Transmitter)核的一种优化设计实现的设计流程.通过采用划分功能模块使结构直观清晰并且简化了设计流程.该UART核采用VerilogHDL语言描述其功能,对RTL级实现优化,解决了多时钟、亚稳态和毛刺等问题.用SYNOPSYS软件仿真、验证和综合、优化生成的IP(Intellectual Property)核可以很方便地嵌入到ASIC/SoC设计中.     

面积优化RS编解码器的VLSI设计

介绍了一种适用于数字电视广播视频(DVB)系统的面积优化RS(204, 188)编解码器的VLSI设计.设计中,充分考虑DVB系统的特性,采用软硬件协调和优化的三级流水线结构,运用改进的Berlekamp-Massey迭代算法来实现,有效地缩小了RS编解码器的面积,适合应用于高清晰数字电视芯片.