基于FPGA CPU数据通路的设计与实现

针对MIPS CPU流水线工作过程产生的数据相关,基于FPGA设计并实现了能有效解决数据相关的数据通路.设计五种基本数据通路,并采用流水线技术将它们整合成五级数据通路;在EX段后到ALU之间和WB段后到ALU之间构建旁路通路,从而形成总的数据通路;使用VHDL实现数据通路;编写测试程序对数据通路进行验证,并在FPGA平台上进行仿真验证.结果表明:所设计的数据通路能使数据正常流动,解决由数据相关产生的断流问题.     

基于FPGA流水线CPU控制器的设计与实现

针对MIPS CPU流水线工作过程产生的数据相关,本文基于FPGA设计并实现了一种能有效解决数据相关的硬布线控制器.基于旁路方法,在控制器中对译码段、执行段和访存段进行有效的检测,并将检测信号合成为旁路控制信号,然后由旁路模块实现数据前推功能;使用VHDL实现控制器的设计;在FPGA平台上对控制器进行仿真验证,并给出CPU测试程序的仿真结果.结果表明:所设计的控制器能有效协调流水段工作,解决由数据相关产生的断流问题.     

嵌入式CPU指令Cache的设计与实现

针对嵌入式CPU指令处理速度与存储器指令存取速度不匹配问题,本文基于FPGA设计并实现了可以有效解决这一问题的指令Cache.根据嵌入式五级流水线CPU特性,所设计指令Cache的地址映射方式采用需要资源较少的直接映射(Direct Mapping),替换算法采用速度较快的先进先出(FIFO);使用VHDL实现指令Cache;对所设计指令Cache进行功能仿真和时序仿真并给出功能仿真结果.仿真结果表明了所设计指令Cache的有效性.     

嵌入式五级流水线CPU核的设计与实现

本文基于FPGA平台设计并实现了一种嵌入式16位RISC CPU核.以MIPS CPU指令集为参考,完成指令集设计;对指令处理过程进行抽象,把指令分成取指、译码、执行、访存、写回五级流水处理,根据处理过程所需要的元件构建五级数据通路:针对流水线处理产生的数据相关构建旁路通路;根据五级数据通路及旁路通路所需要的协调信号构建控制通路;把数据通路和控制通路融合成CPU核.采用VHDL实现CPU核;在CPU核上运行测试程序,并给出仿真结果;在FPGA平台上对CPU核进行验证.结果表明了所设计CPU核的有效性.