亚0.1μm高K栅介质MOSFETs的特性

用二维模拟软件 ISE研究了典型的 70 nm高 K介质 MOSFETs的短沟性能 .结果表明 ,由于 FIBL 效应 ,随着栅介质介电常数的增大 ,阈值电区减小 ,而漏电流和亚阈值摆幅增大 ,导致器件短沟性能退化 .这种退化可以通过改变侧墙材料来抑制     

二氧化硅与硅界面及其对能带轮廓及MOSFET栅遂穿电流影响的理论研究

利用第一原理对双键及桥氧两种二氧化硅与硅界面模型进行了理论研究。结果表明双键模型的界面转变区宽度较大。这种差别会导致MOSFET栅漏电的不同。遂穿电流的计算表明界面双键模型结构有较大的栅漏电。     

硅上后热氧化钛膜制备氧化钛及其电学特性

采用在硅上磁控溅射金属钛膜再热氧化的工艺制备了多晶氧化钛薄膜.测量了Ag/TiOx/Si/Ag电容器的I-V和C-V特性.结果表明,氧化钛薄膜的厚度为150～250nm,其介电常数是40～87.随着氧化时间的缩短,氧化钛薄膜中的固定电荷减少,漏电特性得到改善.     

Theoretical study of the SiO2/Si interface and its effect on energy band profile and MOSFET gate tunneling current

Two SiO_2/Si interface structures,which are described by the double bonded model(DBM) and the bridge oxygen model(BOM),have been theoretically studied via first-principle calculations.First-principle simulations demonstrate that the width of the transition region for the interface structure described by DBM is larger than that for the interface structure described by BOM.Such a difference will result in a difference in the gate leakage current. Tunneling current calculation demonstrates that the SiO_2/Si...     

亚0.1μm高K栅介质MOSFETs的特性

用二维模拟软件ISE研究了典型的70nm高K介质MOSFETs的短沟性能.结果表明,由于FIBL效应,随着栅介质介电常数的增大,阈值电区减小,而漏电流和亚阈值摆幅增大,导致器件短沟性能退化.这种退化可以通过改变侧墙材料来抑制.     

硅上后热氧化钛膜制备氧化钛及其电学特性

采用在硅上磁控溅射金属钛膜再热氧化的工艺制备了多晶氧化钛薄膜.测量了Ag/TiOx/Si/Ag电容器的I-V和C-V特性.结果表明,氧化钛薄膜的厚度为150～250nm,其介电常数是40～87.随着氧化时间的缩短,氧化钛薄膜中的固定电荷减少,漏电特性得到改善.