一种应用于10位逐次逼近ADC的比较器设计

文中提出了一种应用于10位逐次逼近ADC的比较器。该比较器包括预放大器、中间放大器、输出驱动级及共模电平缓冲器。整体开环设计,采用多级级联的形式以满足增益和速度的要求;采用输出失调消除技术进行失调校正;为了提高共模电平的驱动能力和缩短建立时间,采用分压电路加单位增益放大器的结构。基于3.3V电源电压、TSMC0.18μmCMOS工艺下,仿真结果表明,完全满足最高采样频率30MHz、10位精度的模数转换器要求。     

一种基于FPGA的嵌入式块SRAM的设计

文章中提出了一种应用于FPGA的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下,可对所有存储单元进行清零,且编程后为两端口独立的双端存储器。当与FPGA其他逻辑块编程连接时,能实现FIFO等功能。基于2.5V电源电压、chart0.22μm CMOS单多晶五铝工艺设计生产,流片结果表明满足最高工作频率200MHz,可实现不同位数存储器功能。     

具有低失调电压的新型灵敏放大器设计

由于器件尺寸越来越小,器件之间的失配越来越严重,由器件失配引起的失调电压对灵敏放大器性能的影响越来越大。针对此情况,根据灵敏放大器的工作原理,提出了一种具有失调电压自调整的灵敏放大器,通过增加校准支路来平衡灵敏放大器两边的放电速度,从而降低失调电压,减小其对灵敏放大器性能的影响。基于SMIC 65 nm CMOS工艺的后仿真结果显示,在电源电压1.2 V、TT工艺角、室温条件下,相比于传统的灵敏放大器,该新型灵敏放大器的失调电压的标准偏差降低了61.9%,SRAM的读关键路径延迟降低了25%。     

一种电路的静态损伤机理分析

介绍了电路静态电荷放电的三种模型,并对组件充电模型进行了详细介绍。对电路的失效现象进行分析,失效原因在于电路在组件充电模型下抗静态电荷损伤能力较弱,并提出了新的防电路静态损伤结构来解决组件充电模型下电路防静电能力不足的问题。     

一种动态自偏置的低功耗无片外电容LDO

基于0.13μm工艺设计的低功耗无片外电容LDO,文中采用动态自偏置技术使电路根据负载变化,提供不同的偏置电流,实现两级和三级结构下相互转化。电路采用Cascode Miller补偿,实现高稳定性。输出端加入过冲抑制电路,优化瞬态响应。仿真得到压差电压为57 mV;在-55～125℃范围内,温漂系数为27 ppm/℃;在电源电压1.2～3.3 V和负载100 nA～50 mA的变化范围内,线性调整率为0.452 mV/V,负载调整率为0.074 mV/mA。满载50 mA和电源电压1.2 V时,电源抑制比-53 dB@100 kHz,环路相位裕度大于60°。负载100 nA时静态电流2.5μA。负载瞬态响应结果展示过冲电压小于50 mV,建立时间约420 ns。此电路可调节性强,作为低功耗芯片,有着优秀的稳定性,适用于便携式产品。