高准确率的应用程序行为分析方法

模拟是体系结构研究的重要手段.由于模拟的速度非常慢,有研究提出利用动态二进制翻译技术(DBT)提取程序的代表性模拟点,对代表性模拟点进行详细模拟即可获取程序的准确性能参数,从而缩短模拟时间.然而相关研究并未考虑DBT方法对模拟结果准确度的影响.实验发现,对于某些程序,DBT加速方法会给模拟结果带来近20％的误差.为消除...     

片上多核Cache资源管理机制研究

随着片上多核成为处理器发展的主流和片上Cache资源的持续增长,Cache资源的管理已成为片上多核的关键问题。介绍了片上多核Cache资源管理的研究进展,依据研究内容将Cache资源的管理分为Cache划分和Cache共享两类。对Cache划分,探讨了其主要组成部分和一般形式,分析和比较了典型的片上多核Cache划分机制。对Cache共享,给出了其主要研究内容,并介绍和比较了几种主流的片上多核Cache共享机制。通过分析,认为软硬件协同管理的页划分应是未来片上多核Cache划分机制的研究重点;而片上多核Cache共享机制的研究则应从目标应用的Cache行为特征着手。     

程序执行的精确重现技术及其在体系结构模拟中的应用

近年来有研究提出利用动态二进制翻译技术(Dynamic Binary Translation,DBT)加速程序代表性模拟点的提取,然而这些研究并未考虑DBT方法对模拟结果准确度的影响.实验发现,对于某些程序,DBT加速方法会带来将近20％的误差.经分析,误差的根源在于程序在DBT执行和模拟执行时执行踪迹有巨大差异,即程...     

利用动态二进制翻译加速应用程序行为特征分析

应用程序运行时典型行为特征分析的一种重要方法是SimPoint,但是为SimPoint生成基本块向量剖析（basic block vector profile,BBV profile）文件非常耗时.首先提出了一个利用动态二进制翻译技术生成BBVprofile的通用框架DBT-BBV,然后详细分析了几种降低开销的优化技术,最后基于DBT-BBV和提出的优化技术设计实现了一个高效的BBVProfile收集工具QPoint.利用SPEC2006测试程序集评估了所提出的优化技术和QPoint的性能和开销.与现有工具相比,QPoint有两个优势:①QPoint的性能高于现有工具,在普通PC机上最高速度为292MIPS,平均速度为109MIPS,BBV Profile收集的平均开销小于4%,在同类工具中最低;②QPoint支持众多体系结构平台,包括x86/x86₆4,ARM,POWER,SPARC,MIPS等,并且可跨指令集收集BBVProfile.结果显示,动态二进制翻译技术在应用程序行为特征分析加速方面具有非常好的效果.     

面向片上网络路由器漏流功耗优化的自适应缓冲管理策略

随着单芯片上集成处理器数量的增加,片上网络逐渐成为多核处理器中非常有前景的互连结构.互连网络成为片上多处理器功耗的重要消耗部件之一.而输入缓冲器是路由器漏流功耗的最大消耗单元,采用门控电源是降低其漏流功耗的有效手段.自适应缓冲管理策略能够根据网络中通信量,自适应地关闭/打开缓冲的一部分,从而降低路由器漏流功耗.而为了减小对网络延迟的影响,该策略中采用的提前唤醒技术能够隐藏缓冲的唤醒延迟.在网络注入率较低情况下,两项缓冲不关闭策略下的网络延迟几乎不受唤醒延迟影响.模拟结果显示,在4×4的二维Mesh中,即使网络注入率为0.7,漏流功耗的节约率依然可以高达46％;网络注入率小于0.4时,两项缓冲不关闭策略下的网络延迟最大仅仅增加了3.8％.     

一种面向通信特征的3D NoC体系结构设计

三维集成电路(three dimensional integrated circuit,3DIC)和片上网络(network on chip,NoC)是集成电路设计发展的两个趋势.将两者结合的三维片上网络(three dimensional networks on chip,3DNoC)是当前研究的热点之一.针对现有3DNoC的研究没有充分关注硅片内与硅片间的异构通信特征.提出了面向通信特征的硅片间单跳步(single hop inter dies,SHID)体系结构,该结构采用异构拓扑结构和硅片间扩展路由器(express inter dies router,EIDR).通过实验数据的分析表明,与3DMesh和NoC-Bus这两种已有的3DNoC结构相比,SHID结构有以下特点:1)延迟较低,4层堆叠时比3D-Mesh低15.1%,比NoC-Bus低11.5%;2)功耗与NoC-Bus相当,比3D-Mesh低10%左右;3)吞吐率随堆叠层数增加下降缓慢,16层堆叠时吞吐率比3D-Mesh高66.98%,比NoC-Bus高314.49%.SHID体系结构同时具备性能和可扩展性的优势,是未来3DNoC体系结构良好设计选择.     

一种面向片上互连的自适应通道双缓冲延迟模型

随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期。但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文。因此,本文提出了一种自适应的通道双缓冲结构,能够在发生拥塞时缓冲报文。通过门级电路的设计和分析,根据逻辑努力方法建立了CDB的延迟模型。延迟模型的准确性利用Synopsys时序分析工具Prime Time在TSMC的65nm工艺库下被验证,两者相差不超过一个τ4。结果表明,在32nm工艺下,1mm长的半全局互连线通道双缓冲(CDB)和简单流水线(SPLS)所需要的级数相同。     

一种高性能SD/TF卡控制器IP核设计

设计了一种高性能SD/TF卡控制器IP核.该IP核采用AMBA总线作为主控制器的接口,基于SD2.0技术规范.采用Synopsys公司的design compiler工具,基于SMIC0.35微米工艺库,完成了ASIC平台的综合.DC综合结果表明,本文所提出的SD/TF卡控制器可工作在57MHz,面积仅为3.5万门.