高准确率的应用程序行为分析方法

模拟是体系结构研究的重要手段.由于模拟的速度非常慢,有研究提出利用动态二进制翻译技术(DBT)提取程序的代表性模拟点,对代表性模拟点进行详细模拟即可获取程序的准确性能参数,从而缩短模拟时间.然而相关研究并未考虑DBT方法对模拟结果准确度的影响.实验发现,对于某些程序,DBT加速方法会给模拟结果带来近20％的误差.为消除...     

基于简化Trace的动态隐式断言执行

分支指令与分支预测失败限制了处理器发掘指令级并行(ILP)的潜力.通过If-conversion或Predicated执行将程序中的控制相关转化为数据相关,能较好地降低分支预测开销.提出一种基于简化Trace结构的动态隐式断言执行机制(Dynamic Implicit Predication,DIP),而早期的相关研究主要集中于由编译器显式为宽发射处理器产生静态Predicated指令.无需编译器或者其他二进制工具的帮助,DIP可以在程序运行过程中识别可以进行断言变换的指令片断,完成指令转换与优化,并在以后的执行中使用优化后的指令Trace.基于SPEC2000模拟测试表明DIP可以有效避免错误的分支预测,提高并行度,单个程序的IPC平均提高10.3%,基准程序的平均加速比可达7.59%.     

程序执行的精确重现技术及其在体系结构模拟中的应用

近年来有研究提出利用动态二进制翻译技术(Dynamic Binary Translation,DBT)加速程序代表性模拟点的提取,然而这些研究并未考虑DBT方法对模拟结果准确度的影响.实验发现,对于某些程序,DBT加速方法会带来将近20％的误差.经分析,误差的根源在于程序在DBT执行和模拟执行时执行踪迹有巨大差异,即程...     

VLSI设计与验证课程实验设计探索

超大规模集成电路设计与验证是计算机科学与技术学科以及电子科学与技术学科专业的核心课程。总结了近几年来该课程教学实践方法。参照国外相关课程经验,不断优化、调整教学内容,以及与之配合的课内实验课和课外课程设计实践,探索了基于虚拟机环境一体化EDA工具为载体的实验环境;为学生课后的自主学习和实验创造了条件。     

利用动态二进制翻译加速应用程序行为特征分析

应用程序运行时典型行为特征分析的一种重要方法是SimPoint,但是为SimPoint生成基本块向量剖析（basic block vector profile,BBV profile）文件非常耗时.首先提出了一个利用动态二进制翻译技术生成BBVprofile的通用框架DBT-BBV,然后详细分析了几种降低开销的优化技术,最后基于DBT-BBV和提出的优化技术设计实现了一个高效的BBVProfile收集工具QPoint.利用SPEC2006测试程序集评估了所提出的优化技术和QPoint的性能和开销.与现有工具相比,QPoint有两个优势:①QPoint的性能高于现有工具,在普通PC机上最高速度为292MIPS,平均速度为109MIPS,BBV Profile收集的平均开销小于4%,在同类工具中最低;②QPoint支持众多体系结构平台,包括x86/x86₆4,ARM,POWER,SPARC,MIPS等,并且可跨指令集收集BBVProfile.结果显示,动态二进制翻译技术在应用程序行为特征分析加速方面具有非常好的效果.     

一种新的自适应翻译单元构造算法

翻译单元的构造对动态二进制翻译系统的性能有着重要影响.本文提出一种新的硬件支持下的自适应翻译单元构造算法ATUC,动态监测程序执行,根据程序的执行特性动态自适应调整翻译单元的构造,提高翻译后代码的执行成功率,并尽可能提高翻译后代码效率.引入了硬件的连续提交地址缓冲,辅助二进制翻译软件进行程序执行特性监测,降低profile开销.SPEC2000程序模拟结果表明,ATUC算法对系统性能提高明显.分析表明ATUC具有很低的时间空间开销与硬件支持实现开销.     

深亚微米工艺下片上存储结构的体系结构级功耗模型

半导体工艺的持续发展和芯片集成度的显著提高,导致芯片发热量的增大与可靠性的下降,限制了性能的进一步提升,功耗已经成为微处理器设计领域的一个关键问题.片上存储结构作为微处理器的重要组成部分,在微处理器总功耗中占据了很大的比重.Wattch为片上存储结构提供了动态功耗模拟模型,但不能反映最新的结构和工艺变化.结合CACTI中存储结构的峰值功耗估算模型,改进了Wattch中存储结构的动态功耗模拟模型,不仅扩展了模型适用的工艺范围,也反映了10年间存储结构的改进.利用改进的模型探索了片上存储结构在深亚微米工艺下的功耗.     

一种面向通信特征的3D NoC体系结构设计

三维集成电路(three dimensional integrated circuit,3DIC)和片上网络(network on chip,NoC)是集成电路设计发展的两个趋势.将两者结合的三维片上网络(three dimensional networks on chip,3DNoC)是当前研究的热点之一.针对现有3DNoC的研究没有充分关注硅片内与硅片间的异构通信特征.提出了面向通信特征的硅片间单跳步(single hop inter dies,SHID)体系结构,该结构采用异构拓扑结构和硅片间扩展路由器(express inter dies router,EIDR).通过实验数据的分析表明,与3DMesh和NoC-Bus这两种已有的3DNoC结构相比,SHID结构有以下特点:1)延迟较低,4层堆叠时比3D-Mesh低15.1%,比NoC-Bus低11.5%;2)功耗与NoC-Bus相当,比3D-Mesh低10%左右;3)吞吐率随堆叠层数增加下降缓慢,16层堆叠时吞吐率比3D-Mesh高66.98%,比NoC-Bus高314.49%.SHID体系结构同时具备性能和可扩展性的优势,是未来3DNoC体系结构良好设计选择.     

VISA：基于动态二进制翻译优化技术的可扩展体系结构

体系结构设计经常要在代码兼容和结构创新之间进行折衷。保证代码兼容的体系结构难以引入创新性的体系结构技术，或者导致最终结构变得相当复杂。本文提出一种基于动态二进制翻译优化的可扩展处理器结构VISA。VISA在实现兼容的前提下拓展了体系结构设计的空间。模拟结果显示，VISA性能优于现有的动态二进制翻译优化框架，并有更高
高的性能潜力和扩展空间。     

一种快速有效的L2 Cache可靠性预测方法

随着集成电路工艺的不断进步,微处理器的软错误问题日益突出.体系结构弱点因子AVF(architectural vulnerability factor)作为可靠性评估指标之一,常用于软错误的评估.AVF在程序执行过程中呈现明显的动态变化特性,使得基于AVF预测的动态容错管理技术成为当前软错误研究领域的热门课题.即根据AVF的变化来动态选择是否对微处理器部件进行容错设计,从而在满足软错误可靠性要求的前提下尽量降低容错技术的开销.因此,基于L2 Cache AVF的动态特性研究,提出使用贝叶斯累加树模型BART(Bayesian additive regression trees)对L2 Cache AVF进行准确预测,并使用块搜索( bump hunting)技术来提取由少数几个性能参数组成的、对具有高L2 Cache AVF的执行阶段进行判定的规则,从而实现了对L2 Cache AVF的快速有效预测.