静电感应器件栅源击穿特性的改善

对静电感应器件的栅源击穿特性做了实验研究,结果表明,当使用高阻单晶材料作为芯片的衬底和沟道,沟道的半宽度小于零栅压耗尽层宽度且源区外延层掺杂深度较高时,器件的击民ｇｓ０基本上局限在１０Ｖ以下,与外延层的厚度没有明显关系,作者指出静电感应器件栅 源击穿的特点是由于沟道宽度较窄和源区道区掺杂浓度差异较大两方面的因素共同的。在这种情况下,栅源击穿电压ＢＶｇｚ０与半导体的击穿电场Ｅｂ和沟道宽度Ｗ的关系可表     

埋栅结构双极型静电感应晶体管动态特性的改善

双极型静电感应晶体管(BSIT)的失效经常出现在阻断态与导通态之间的瞬态过渡过程。因此,研究BSIT的开关动态过程的物理机理对于设计和制造高性能器件有着重要意义。本文深入研究了埋栅结构电力BSIT瞬态过程的动态特性,讨论了材料、几何结构与工艺参数对BSIT动态性能的影响。提出了一系列改善BSIT动态特性的工艺措施。     

栅非对称配置的GaAsMESFET击穿电压的研究

本文分析了栅非对称配置的GaAsMESFET的栅-源击穿电压和栅-漏击穿电压,给出了二者关系的简单数学表达式,由此发现了栅-漏击穿电压与器件夹断性能的关系,从实验上证明理论分析是正确的,对器件制造有一定的指导意义.     

台面刻蚀深度对埋栅SITH栅阴击穿的影响

针对台面刻蚀深度对埋栅型静电感应晶闸管(SITH)栅阴击穿特性的影响做了实验研究.实验结果表明,随着台面刻蚀深度的增大,器件栅阴击穿由原来的软击穿变为硬击穿,同时击穿电压升高,SITH设计了独立的台面槽,并研究了台面刻蚀深度与栅阴击穿电压和栅阴击穿特性间的关系,指出台面刻蚀深度的增加可以有效减弱表面电荷和表面缺陷对器件的影响,改善栅阴击穿曲线,提高栅阴击穿电压.同时,还简要描述了这种器件的制造工艺.     

薄栅氮化物的击穿特性

研究了含 N MOS薄栅介质膜的击穿电场和电荷击穿特性。结果表明 :MOS栅介质中引入一定的 N后 ,能提高介质的电荷击穿强度 ,电荷击穿强度受 N2 O退火温度的制约 ;N对薄栅介质的击穿电场强度影响甚微 ,击穿电场受栅偏压极性的制约。用一定模型解释了实验结果     

台槽刻蚀对埋栅型静电感应晶体管特性的影响

对埋栅型SIT,为切断栅极和源极（或阴极）之间在外延过程中形成的连体,打开栅电极区,进行外延后的台面刻蚀,对台面刻蚀的深度和形状进行研究;为消除栅墙外划片边界造成的各种寄生效应,在有源区的外面挖深槽,以保证栅源击穿发生在内部、实现击穿接近理论值。对先刻蚀台面还是先刻蚀槽的问题做了实验对比,结果发现先台后槽更有利于器件特性的改善。     

高频功率AlGaN/GaN HEMT 的栅结构优化

本文研究了栅帽、栅源间距对AlGaN/GaN HEMT性能的影响。基于研究结果得出了优化高频功率AlGaN/GaN HEMT栅结构的方法。缩小栅场板可以有效提高器件的增益、截止频率（ft）、最大震荡频率（fmax）。通过减小栅场板长度,栅长0.35 器件的ft达到了30GHz、fmax达到了80GHz。采用tao型栅（栅帽偏向源侧）或者增加栅金属厚度还可以进一步优化 。缩小栅源的距离可以提高饱和漏电流和击穿电压,从而提高器件的输出功率。     

栅氧击穿机理研究

栅氧击穿不仅和栅氧质量相关,而且受前工序的影响很大。本文介绍了影响栅氧击穿的 因素,如PBL隔离和腐蚀、电容结构。     

含F栅介质的击穿特性研究

本文研究了ＭＯＳ结构击穿电压与极性和栅面积之间的相互依赖关系、栅介质中Ｆ离子的引入对击穿电压的影响．结果表明，击穿电压受热电子贯穿方向制约；栅面积与击穿电压之间无明显依赖关系；一定量的Ｆ离子引入栅介质对击穿电压大小不造成多大影响．用一定模型解释了实验结果     

恒电流应力引起HfO2栅介质薄膜的击穿特性

利用磁控溅射的方法在p-Si上制备了高k(高介电常数)栅介质HfO2薄膜的MOS电容,对薄栅氧化层电容的软击穿和硬击穿特性进行了实验研究.利用在栅极加恒电流应力的方法研究了不同面积HfO2薄栅介质的击穿特性以及击穿对栅介质的I-V特性和C-V特性的影响.实验结果表明薄栅介质的击穿过程中有很明显的软击穿现象发生,与栅氧化层面积有很大的关系,面积大的电容比较容易发生击穿.分析比较了软击穿和硬击穿的区别,并利用统计分析模型对薄栅介质的击穿机理进行了解释.     

工作电解液中影响闪火电压的因素

从工作电解液闪火机制的研究出发讨论了影响闪火电压的因素。加藤所提出的闪火电压与负离子浓度成反比的理论比传统的闪火电压与电阻率成正比的理论更加完善。负离子浓度、种类影响界面上氧离子的浓度及介质膜的强度。从闪火机制来看，它是对闪火电压更加直接的影响因素。这种理论能够解释混合溶质及界面活性剂等能够提高闪火电压的同时又降低电阻率的本质原因。     

3300V沟槽栅IGBT的衬底材料的优化设计

使用TCAD仿真软件对3 300 V沟槽栅IGBT的静态特性进行了仿真设计.重点研究了衬底材料参数、沟槽结构对器件击穿电压、电场峰值等参数的影响.仿真结果表明,随衬底电阻率增加,击穿电压增加,饱和电压和拐角位置电场峰值无明显变化;随衬底厚度增加,击穿电压增加,饱和电压增加,拐角位置电场峰值降低;随沟槽宽度增加,饱和电压降低,击穿电压和拐角位置电场峰值无明显变化;随沟槽深度增加,饱和电压降低,击穿电压无明显变化,拐角位置电场峰值增加;随沟槽拐角位置半径增加,击穿电压和饱和电压无明显变化,但拐角位置电场峰值减小.选择合适的衬底材料对仿真结果进行实验验证,实验结果与仿真结果相符,制备的IGBT芯片击穿电压为4 128 V,饱和电压约为2.18 V.     

着火电压降低机理的研究

用“简化等效模型管”和“电位探针法”以及对比测试的方法,对低着火电压He-Ne激光管的着火电压降低机理进行实验研究,根据实验结果,提出一种关于着火电压降低的新的机理解释。     

基于多频超声的变压器油击穿电压检测技术研究

电力变压器是电网运行的关键设备之一.变压器绝缘油作为油浸式变压器的核心材料,通过对变压器油的日常监测,提前预测变压器油的击穿电压的变化趋势对确保电力变压器的安全稳定运行有重要意义.本文首先研究了多频超声检测技术,基于多频超声波声学参量与变压器油击穿电压的联系,建立了变压器油多频超声检测模型,然后对变压器油进行多频超声检...     

Detailed characterization and analysis of the breakdown voltage infully depleted SOI n-MOSFET's

The breakdown voltage in fully depleted SOI n-MOSFET's has been studied over a wide range of film thicknesses, channel dopings, and channel lengths. In lightly-doped films, the breakdown voltage roll-off at shorter channel lengths becomes much less severe as the film thickness is reduced. This is a result of improved resistance to punchthrough and DIBL effects in thinner SOI. Consequently, at channel lengths below about 0.8 μm, ultrathin (50 nm) SOI can provide better breakdown voltages than thicker films. At heavier doping levels the punchthrough and DIBL are suppressed, and there is little dependence of breakdown voltage on film thickness. Two-dimensional simulations have been used to investigate the breakdown behavior in these devices. It is found that the drain-induced barrier lowering affects the breakdown voltage both directly, via punchthrough, and indirectly through its effect on the current flow and hole generation in the high-field regions     

Lowering of the breakdown voltage of silicon dioxide by asperities and at spherical electrodes

The paper examines the assumption that asperites and corners in electrodes can be preferential sites for electrical breakdown of silicon dioxide capacitors. It was assumed for this purpose that asperities can be approximated by spherical surfaces, and the breakdown voltage was then calculated at such asperities. Calculations showed that the breakdown voltage of a planar silicon dioxide capacitor can be lowered by one half to two thirds by asperities, when their radius is less than about one half of the oxide thickness. Such a decrease in the breakdown voltage is widely observed in polysilicon oxide capacitors. The effect of asperities is alleviated by a trapped electron charge, which can increase the breakdown voltage significantly. The spherical asperity model accounted for the breakdown voltages observed on a wide range of polysilicon oxide capacitors with oxide thickness varying from 45 to 820 nm. The radius of asperities responsible for breakdown in these experiments was roughly estimated 25–35 nm.     

高压SOI PLDMOS的寄生双沟道特性分析及其改进结构

分析了存在于高压SOI PLDMOS器件中的寄生双沟道效应的产生机理,并提出了改进型的新结构.该结构有效地抑制了SOI PLDMOS器件的寄生双沟道效应,不但显著提高了器件的击穿电压,同时还改善了器件可靠性.借助二维器件仿真分析了器件耐压与电场分布和器件结构的关系.模拟结果表明,该结构使器件耐压由传统结构的109 V提高到213 V,突破了传统SOI PLDMOS器件的耐压值,明显地改善了器件特性.     

High-breakdown characteristics of the InP-based heterostructurefield-effect transistor withIn0.34Al0.66As0.85Sb0.15Schottky layer

We report improved breakdown characteristics of InP-based heterostructure field-effect transistors (HFET's) utilizing In_0.34 Al_0.66As_0.85Sb_0.15 Schottky layer grown by low-pressure metalorganic chemical vapor deposition. Due to high energy bandgap and high Schottky barrier height (>0.73 eV) of the In_0.34Al_0.66As_0.85Sb_0.15 Schottky layer, high two-terminal gate-to-drain breakdown voltage of 40 V, three-terminal off-state breakdown voltage of 40 V three-terminal threshold-state breakdown voltage of 31 V, and three-terminal on-state breakdown voltage of 18 V at 300 K for In_0.75Ga_0.25As channel, are achieved. Moreover, the temperature dependence of two-terminal reverse leakage current is also investigated. The two-terminal gate-to-drain breakdown voltage is up to 36 V at 420 K. A maximum extrinsic transconductance of 216 mS/mm is obtained with a gate length of 1.5 μm     

阶梯变掺杂漂移区高压SOI RESURF结构耐压机理研究

研究了阶梯变掺杂漂移区高压SOI RESURF(Reduce SURface Field)结构的器件几何形状和物理参数对器件耐压的影响;发现并解释了该结构纵向击穿时,耐压与浓度关系中特有的“多RESURF平台”现象。研究表明,阶梯变掺杂漂移区结构能明显改善表面电场分布,提高耐压,降低导通电阻,增大工艺容差;利用少数分区,能得到接近线性变掺杂的耐压,降低了工艺难度。     

RF voltage breakdown and the Paschen curve

A representation based on the similarity relations for voltage breakdown is shown to be useful in combining RF and dc voltage breakdown data. The representation for the uniform field geometry is given.