复杂指令集流水线系统设计

摒弃传统流水线设计必须先将复杂指令集指令转化为精简指令集指令,然后再按照精简指令集实现流水线的方法.采用拓展的哈佛结构,设计新型指令流水线前端多指令缓冲和双指令指针,以及流水线中、后端双总线寄存器组和多端口数据存储器,优化指令流水线结构,实现高效率的复杂指令集指令流水线系统.设计从理论上解决了复杂指令集流水线实现的两个难点:寄存器和存储器读写冲突问题,以及流水线各阶段功能和任务划分.VHDL语言建模,用ModelSim和Xilinx仿真、测试,证明复杂指令集流水线系统设计可行.     

MIPS/W8位低功耗嵌入式RISC MCU核的设计

介绍了一种8位低功耗嵌入式RISC MSC核的设计.该核采用哈佛结构,三级流水线,单周期指令,指令集与PIC16C57相兼容.本文还对系统结构设计及各单元模块设计进行了分析.     

自主设计精简指令集的流水线CPU

介绍了基于FPGA平台,设计16位精简指令集流水线CPU.该CPU参考MIPS架构设计精简指令集,通过分析指令处理过程实现五级流水线结构,结合"预测技术"和数据前推方法解决流水线相关问题.为了支持CPU软件架构,设计指令集的汇编编译器.在Modelsim平台运行测试程序,给出仿真综合结果.通过试验结果对比表明,所设计的CPU处理过程所需时钟周期大大减少.     

一种电机FOC算法DSP系统设计及实现

本文设计了一种适用于电机矢量控制算法的数字信号处理系统的微架构定义,包括其指令集定义、存储器模型以及与主CPU的交互模式.该设计具有通过固定部分多操作数有效缩减指令编码长度提高代码密度以及后台执行多周期指令提高ALU并行效率的显著优点.文中给出了典型的FOC控制算法在DSP （Digital Signal Processor）指令集上实现的指令周期数,也给出了对应架构的电路实现情况,最终以ARM CORTEX-M0及几款主流DSP作为比较基线,通过实测实验数据证明了体系结构的高能效比,以较为有限的电路面积代价,极大提高了集成DSP的嵌入式系统的运行效率.     

ARC授权英飞凌ARC700可配置核用于有线接入

ARC公司宣布，英飞凌公司已经取得了采用ARCXY先进DSP技术的ARC700可配置处理器核授权，以用于其下一代有线接入产品。ARC700核系列采用0.13μm工艺技术，和最佳化的7层管线设计，可以提供高达405MHz的时钟频率。同时，该处理器核还具有一个高性能架构，该架构可以提供16位和32位的指令集、众多的流水线和优化的开发工具。英飞凌将利用该高性能核在单个芯片上，同时执行主机功能和应用处理。     

一种嵌入式DSP核的设计及FPGA验证

设计了一个4级流水线的16位定点DSP核.该DSP核支持151条指令,除了执行返回指令需要两个机器周期外,其他指令都在一个机器周期内完成.该DSP核用Altera公司的Cyclone EP1C12Q240C8 FPGA器件实现,可工作在18.6 MHz.基于Altera公司的FPGA集成开发环境QUARYUS II和FPGA开发板,对该DSP核进行了FPGA验证.结果表明,该DSP核能正确地执行各条指令,并能完成IMA ADPCM的编解码功能.     

64位MIPS指令处理器的流水线设计

介绍了一种采用64位MIPS指令集CPU的流水线设计。作为SOC的核心，CPU的性能主要取决于指令的执行效率，而采用流水线方式大大增加了指令的执行速度，提高了CPU的性能。该CPU使用五级流水线设计，文中对影响流水线正常执行的各种因素进行了分析，以及在实际设计中采用相应的控制机制，从而完成对一个具有较高性能的CPU核的流水线控制的设计。     

一种基于FPGA的流水线8051 IP核的设计与实现

给出一种基于FPGA的8051MCU的IP核设计方案,指令集与标准8051系列处理器完全兼容。采用译码——执行两级流水结构,并通过了仿真与综合,理论速度较传统8051MCU有6¹0倍的提升。针对CISC流水线设计的复杂性,提出了一种高效的实现方案,可以使执行结构近满状态运行,且简便有效地解决了传统流水线所必须面对的三种冲突。设计采用Verilog HDL语言描述,并采用ModelsimSE 6.2进行功能和时序验证,将代码下载到Xilinx公司的FPGA上进行物理验证,测试了一个LED流水灯程序,结果表明软核达到了预期的效果。     

8位高速微控制器IP软核的设计与实现

本文介绍了一种8位高速微控制器IP软核的设计,该IP采用哈佛总线和二级流水线,指令集与PIC16F676兼容。本文按照自顶而下的设计流程,首先定义了该MCUIP核的顶层功能和体系结构,然后对各单元模块进行了详细的设计,讲述了IP软核的设计方法及其仿真验证,并对该微控制器的读/写时序进行了分析。     

一种WCDMA基带发送的实现方案

本文详细阐述了流水线操作的DSP与FPGA不同处理模块的功能划分,着重介绍了各功能模块和模块之间数据接口的设计,并给出了相应的硬件实现框图.     

基于OR1200的批处理协处理器设计

基于开源OpenRISC软核处理器OR1200,以其自主设计的指令集作为基础.通过增改处理器内核内部设计,设定了一个新建指令l.cp.OR1200通过指令l.cp完成对协处理器的调用,将操作数和执行码发送至协处理器,暂停CPU的指令流水线.协处理器自行完成对向量数据的批处理后,停止对总线的占用,并使OR1200的处理器内核恢复正常的指令处理流程.协处理器设定的功能为完成单边选大恒虚警检测算法.仿真结果验证了设计的正确性.     

一款32位定点DSP电路的设计

文章通过对32位定点DSP的体系结构及其设计方法的研究,重点阐述了32位定点DSP中CPU包括ALU、MPY、ARAU、流水线、指令系统和总线接口等关键逻辑部件工作原理,对各个逻辑部件的设计思路和实现方法进行了分析描述。采用基于标准单元正向设计方法,设计了一款32位指令集的定点DSP电路,该电路采用哈佛总线结构,可以在单周期内实现16×16位有符号整数乘法、32位累加和32位数据的算术逻辑运算,处理精度高。该电路采用0.5μm 1P3M CMOS工艺流片,集成度7万门,工作频率可达36 MHz,动态功耗594 mW。     

32位DSP设计中的流水线数据相关问题及解决办法

研究了32位浮点通用DSP设计中的流水线技术以及相关问题,给出了通过在硬件上使用哈佛结构、提前写寄存器操作时间、内容前推、延迟转移等技术解决数据相关问题的具体方法.     

一种用于可信计算的RISC-V处理器设计

针对我国自主可控处理器的设计需求,文中采用开源RISC-V指令集架构设计了一种适用于可信计算的处理器.处理器内核中指令运算阶段使用5级流水线技术,并采用定向前推技术解决了数据相关问题.仿真阶段使用Modelsim仿真软件对整数指令集进行测试,经验证指令功能正确.借助FPGA开发板,以国产操作系统深度为平台,在50 MH...     

64位RISC微处理器的结构设计

文章介绍了一种64位RISC微处理器的结构设计。采用MIPS指令集，详细分析该处理器的各主要功能单元．五级流水线控制，并对该设计中潜在流水线冒险问题提供完整解决方案，最后通过在线仿真调试及配置FPGA验证了设计的正确性。     

谈谈数字信号处理器DSP

自1982年美国德州仪器公司(TI)向市场推出第一代数字信号处理器DSP(Digital Signal Processor)芯片以来的16年中,专门处理以运算为主、不允许迟延实时信息的DSP获得了超常规的高速发展,性能指标不断提高,应用范围不断拓宽。 简单地说,DSP就是处理器或微型计算机,其设计要素包括数值处理、存储器控制、指令集、并行性和数据寻址,这些要素的组合设计赋予DSP特有的功能。为满足高速数值处理的需要,DSP的硬件、软件和指令集还     

应用推动数字信号处理器发展

本文从设计和应用的角度分析了数字信号处理器(DSP)的特点，详细地从结构、指令集和运算单元方面阐述了DSP区别于其它处理器的特点；介绍了DSP的发展概况，从复杂指令单个乘法累加运算单元发展到复杂指令两个运算单元，又发展到简单指令多个运算单元，并指出是应用推动了DSP的飞速发展；最后，对DSP的发展作了预测，DSP将在多发射、嵌入式DSP核和控制运算混合处理器方向发展。     

一种媒体增强的可配置RISC微处理器核设计

针对嵌入式多媒体应用，设计了一种媒体增强的可配置微处理器核RISC32。研究了媒体增强扩展．流水线控制策略，旁路技术以及异常处理等。RISC32采用参数化和模块化设计方法，具有较强的可配置性。在Xilinx X2CV3000 FPGA上通过了指令集仿真，并进行了基于RISC32的MPEG-4 AAC音频实时解码实验．表明该RISC核能够方便地应用于片上系统（SoC）。     

基于多核可配置DSP实现的H.264解码器

首先介绍了一款具有三核可配置处理器的DSP子系统的架构.3个处理器的结构及运算单元都可单独配置,因此可以更加有针对性、协调地工作.深入研究H.264视频编码标准,制定出解码流程,使DSP子系统中的3个处理器能够以流水线方武解码,从而达到最大的解码速度.     

基于Verilog-HDL的RISC/DSP微处理器IP核的设计

设计了一种新的既能用作通用微处理器又能用于32位定点DSP运算的RISC/DSP架构.DSP操作与ALU运算共享寄存器组,并行执行.为了提高该处理器的性能又不增加硬件复杂性,运用了可变长度的指令来提高代码密度,四级流水线提高程序执行效率,有限状态机来快速响应中断/例外.所有的模块都是基于Verilog-HDL语言,经过EDA工具的综合分析后给出了整机的RTL视图和功能仿真波形图.