用STATECAD快速设计有限状态机

有限状态机设计的关键是如何把一个实际的时序逻辑关系抽象成一个时序逻辑函数，传统的电路图输入法通过直接设计寄存器组来实现各个状态之间的转换，而用硬件描述语言来描述有限状态机，往往是通过充分发挥硬件描述语言的抽象建模能力，通过对系统在系统级或寄存器传输级进行描述来建立有限状态机。随着EDA工具的快速发展，通过CAD快速设计有限状态机自动化成为可能。     

GFHDL器件功能描述语言

本文给出了GFHDL器件功能描述语言及其设计考虑。GFHDL是一个支持寄存器级、门级和功能级多级混合描述、多级模拟的计算机硬件描述语言。语言比较丰富,描述力强,反映硬件的特性,能够给出与实际电路较为接近、有效的模型。而且,由于其多级混合性,能够用于支持自顶向下的层次设计的需要。作为GFLS多级混合模拟验证系统的描述语言,我们已对74系列,MC系列,F100K系列的相当部分的组件进行描述,并用于我们所大型机的设计验证,效果不错。我们还试验了用它对一个几十万门的运算器作高层次抽象描述,结果是可行的。     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

微处理机RISCⅡ的寄存器级描述和模拟

为了研究寄存器级硬件描述语言在RISC型微处理机结构设计方面的应用,我们使用寄存器级硬件描述语言ERES对微处理机RISC Ⅱ进行了描述。建立了一个RISCⅡ的模拟器。ERES语言是非过程性描述语言,带有精确的时间描述,特别适合于描述微处理机结构。通过这项工作,我们认为ERES语言在RISC型微处理机结构设计方面有以下几个作用(1)对于研究体系结构提供帮助;(2)可以建立指令模拟器;(3)对数据通路,控制通路进行验证;(4)检验所设计结构的效率。     

用硬件描述语言设计一个简单的超标量流水线微处理器

提高微处理器的指令级并行是微处理器体系结构发展的方向,硬件描述语言描述和抽象能力强,本文论述了用硬件描述语言设计一个具有超标量流水性能的简单微处理器的设计思想及实现。     

HDL语言与逻辑模拟系统

本文提出了一个类似APL的寄存器传输级硬件描述语言(HDL),并为它设计了一个在微型计算机上实现的模拟系统HDLSM。HDL语言是根据APL语言特点,吸取了DDL、CDL等语言的一些长处设计的,引进了相容操作,有限自动机的概念,方便了并行操作,实现了异步自动机相互之间的调用。HDLSM中采用了机器排序的方法。它们可以用作硬件的描述和模拟,作为硬件设计和硬件教学的辅助工具。     

设计可综合状态机几种状态编码方式的比较

本文介绍了采用Verilog硬件描述语言设计有限状态机时几种常用的状态编码方式，并结合有限状态机的设计例子来比较各编码方式。     

基于Verilog HDL的高速可综合FSM设计

有限状态机（finite state machine,FSM）广泛应用于数字系统的控制器设计中,用Verilog设计的可综合状态机有多种编码风格,通常这些编码风格生成的状态机带有组合逻辑输出.时序分析指出组合逻辑输出型状态机不适合高速系统,提出了一种适合高速系统的寄存器输出型状态机.最后通过实例给出了寄存器输出型状态机的状态编码方法及其可综合Verilog编码风格.     

基于FPGA的高速信号采集平台设计

提出了一种基于FPGA的高速信号采集实现方法,具体描述了采样、储存、通信等模块的设计.模块功能全部基于VHDL硬件描述语言,并通过有限状态机来实现,增强了设计的灵活性,降低了成本.给出了信号采集的实验结果,证明该平台能够稳定可靠的工作.     

一种应用VHDL语言设计有限状态机控制器的方法

本文对利用VHDL语言设置有限状态机控制器的过程进行系统的论述，通过对控制器控制对象的时序分析，抽象出控制器的行为描述，并划分控制器的状态，在此基础上，针对ADC0809模数转换器的控制器进行设计，并通过了系统仿真和逻辑分析仪测试，从而给出了利用VHDL语言设计有限状态机控制器的一种方法。     

基于FPGA的FESH分组密码算法高速实现

FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法.文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率.实验结果表明,在软件Quartus II 15.0上使用5CEFA7F3...     

FSA乘法器的设计与实现

鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述,对传统乘法器设计进行改进。提出一种快速、低功耗的FSA乘法器设计。该设计使用VHDL语言进行实现,并在QuartusⅡ上通过了仿真。仿真结果表明基于状态机的与基于逻辑电路的设计相比,在运算过程中产生的功耗以及运算速度上有较大的改善。     

有限状态机设计策略

作为一个数字逻辑工程师,经常会碰到设计一个有限状态机的问题。该文讨论了FSM设计的一些注意事项和相应的VHDL编程风格。     

基于Verilog HDL的有限状态机设计与描述

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM.介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊.最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果.     

有限状态机的方法描述与应用研究

随着设计系统结构的日益复杂,选择合理的设计方法与结构已成为软件设计中的关键技术。目前,在软件设计领域,有限状态机（FSM）的理论俨然已自成一体,经常用来描述一些复杂的算法,表明算法内部的状态结构,关注对象的执行顺序等。据此,本文以EDA和PLC这两种不同的支持平台为载体,对有限状态机方法的结构体系及应用进行研究。结果表明,FSM方法将控制过程分成有限个稳定状态,描述对象所经历的状态序列与转移,从而解决电子领域中诸多控制问题。且在不同的应用平台上,FSM方法的核心要素不变。     

Hardware assisted high-level debugging

Hardware assistance has long been used for logic level and functional unit level hardware debugging, as well as for machine language level software debugging. Such hardware assistance includes probes to detect signals, comparators to identify matches with expected patterns, buffers to record selected events, and independent logic and software to analyze and interpret the observed events. It can also include the ability to generate selected signals to stimulate the object being debugged and the ability to isolate it from normal changes so its state can be examined. Through knowledge of the data structures and algorithms used by the operating systems, and the runtime representation, register usage, and code bursts produced by compilers, it is possible to take advantage of such hardware assistance in high-level debugging. High-level debugging here refers to debugging in terms of abstractions supported by the operating system and programming languages, as well as user defined abstractions built on top of these. This paper discusses design considerations behind a project to build such a hardware assisted high-level debugger.     

Improving on Linear Scan Register Allocation

Register allocation is a major step for all compilers. Various register allocation algorithms have been developed over the decades. This work describes a new class of rapid register allocation algorithms and presents experimental data on their behavior. Our research encourages the avoidance of graphing and graph-coloring based on the fact that precise graph-coloring is nondeterministic polynomial time-complete (NP-complete), which is not suitable for real-time tasks. In addition, practical graph-coloring algorithms tend to use polynomial-time heuristics. In dynamic compilation environments, their super linear complexity makes them unsuitable for register allocation and code generation. Existing tools for code generation and register allocation do not completely fulfill the require- ments of fast compilation. Existing approaches either do not allow for the optimization of register allocation to be achieved compre- hensively with a sufficient degree of performance or they require an unjustifiable amount of time and/or resources. Therefore, we pro- pose a new class of register allocation and code generation algorithms that can be performed in linear time. These algorithms are based on the mathematical foundations of abstract interpretation and the computation of the level of abstraction. They have been implemen- ted in a specialized library for just-in-time compilation. The specialization of this library involves the execution of common intermedi- ate language (CIL) and low level virtual machine (LLVM) with a focus on embedded systems.     

Towards the uniform implementation of declarative languages

Current implementation techniques for functional languages differ considerably from those for logic languages. This complicates the development of flexible and efficient abstract machines that can be used for the compilation of declarative languages combining concepts of functional and logic programming. We propose an abstract machine, called the JUMP-machine, which systematically integrates the operational concepts needed to implement the functional and logic programming paradigm. The use of a tagless representation for heap objects, which originates from the Spineless Tagless G-machine, supports the integration of different concepts. In this paper, we provide a functional logic kernel language and show how to translate it into the abstract machine language of the JUMP-machine. Furthermore, we define the operational semantics of the machine language formally and discuss the mapping of the abstract machine to concrete machine architectures. We tested the approach by writing a compiler for the functional logic language GTML. The obtained performance results indicate that the proposed method allows to implement functional logic languages efficiently.     

一种事件驱动有限状态机的编程实现框架

在现代程序设计中,网络协议实现、游戏角色建模等很多复杂场景切换问题都可以用有限状态机来描述。本文将有限状态机概念与事件驱动模型结合,设计一种可复用的代码模板实现各状态转换的动态管理。该方法简洁高效,模块逻辑清晰,提高了系统的健壮性。