不同ALU实现方法的功耗研究

低功耗是微处理器设计中一项具有挑战性的工作。对每一个组成单元进行功耗优化是进行低功耗微处理器设计必不可少的一种方法。算术逻辑单元(Arithmetic and Logic Unit,ALU)是微处理器中最基本的组成单元之一。ALU的结构与功耗、延迟和面积有着复杂的联系。常用的ALU结构有三种:复合结构、加法器独立结构和链式结构。基于这三种结构,实现了一个8比特ALU,通过对这个8-bit ALU进行功耗分析来研究ALU的结构对功耗的影响。研究结果表明:复合结构ALU具有最小的功耗,与其它两种结构的ALU相比,能分别节省19.38%和33.87%的功耗。     

一种结构简单的低压低功耗ALU单元设计

1位的ALU单元在某些集成电路的设计中非常重要,本文提出了一种结构简单的高速,低功耗,低工作电压的ALU单元.在此设计中采用了XOR/XNOR结构,并加入了适当的缓冲电路,有效的提高了运算速度,并可以减少在级连中的阀值损失,同时还保持了较低的MOS管数量.通过HSPICE (CSMC 0.35um工艺)仿真,得了很好的特性.     

X-DSP ALU与移位部件的设计与实现

X型DSP是我们自主研发的一款低功耗高性能DSP。对X型DSP的CPU体系结构进行了深入研究,在详细分析X型DSP的ALU部件和移位器部件相关指令基础上,对ALU与移位器部件进行了设计与实现。采用Design Compiler综合工具,基于SMIC公司0.13um CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821mW,电路面积为71042.9804m2,工作频率达到250MHz。     

一种支持SIMD指令的低功耗分裂式ALU设计

在面向多媒体运算的高性能、低功耗DSP芯片MD32设计中，支持SIMD指令的分裂式、低功耗ALU设计是实现其没计目标的重要环节。该文提出了利用基于资源共享的设计思想，以超前进位加法器(Catry Look-ahead Adder)为核心构造数据处理单元，完成算术以及逻辑运算，减少了ALU模块的面积，同时均衡了不同数据通路长度，并且采用先进行数据选择，而后进行数据处理的设计原则，降低不使用模块的活动度，减少了功耗。根据Design Power分析其综合后门级实现结果，芯片面积可减少8％，功耗可减少51％。     

基于FPGA CPU数据通路的设计与实现

针对MIPS CPU流水线工作过程产生的数据相关,基于FPGA设计并实现了能有效解决数据相关的数据通路.设计五种基本数据通路,并采用流水线技术将它们整合成五级数据通路;在EX段后到ALU之间和WB段后到ALU之间构建旁路通路,从而形成总的数据通路;使用VHDL实现数据通路;编写测试程序对数据通路进行验证,并在FPGA平台上进行仿真验证.结果表明:所设计的数据通路能使数据正常流动,解决由数据相关产生的断流问题.     

32位同时多线程微处理器的ALU设计

针对传统ALU存在较大硬件资源浪费的缺点,提出了一种指令执行并行度宽,资源利用率高的同时多线程ALU.同时多线程ALU由7个并行的部件组成.每个部件高效的执行两个线程的指令.这种由7个部分组成的分布式ALU提高了指令并行执行的宽度,大大降低了水平浪费和垂直浪费.对微处理器ALU进行功能验证与仿真,并用综合工具完成逻辑综合.     

一种多线程轻核机器中进程管理的硬件实现

提出了一种多线程轻核处理器的进程管理器硬件设计。为了得到更好的效果,该进程管理器拥有一个内建的事件管理器来监测等待进程的触发条件,进程的调度也采用硬件实现。所设计的并行轻核处理器的任务管理器由ALU、存储系统和内置路由器构成,用来处理进程。     

基于FPGA的视频图像旋转硬件加速器的设计与实现

设计了一种基于FPGA的视频图像旋转系统.在Nios环境下利用图像旋转矩阵对像素坐标进行旋转变换,再使用双线性插值算法对像素值进行插值运算.为了解决图像数据量大、软件计算速度慢的问题,系统采用了CORDIC算法对旋转矩阵中的三角函数计算进行硬件加速实现,并以自定义指令的方式将该模块导入Nios Ⅱ CPU核的ALU上.结果表明:采用此方法大大提高了旋转速度,提升了系统的性能.     

基于规则的寄存器传输级ALU工艺映射算法的研究

提出寄存器传输级工艺映射（RTLM）算法，该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学，允许复杂的RT级组件，尤其是算术逻辑单元（ALU）在设计中重用，该映射算法使用目标ALU组件来实现源ALU组件，映射规则通过表格的方式给出，此算法对于规则结构的数据通路特别有效，应用k阶贪婪算法的实验结果表明，RTLM在高层次综合中对数据通路组件再利用是一种有效的方法。     

兼容MCS-96指令集的ALU设计

设计了一款能够完全兼容MCS-96系列单片机指令集的ALU。在设计中使用了经过逻辑简化的运算单元和改进的T型进位链,有效缩短了关键路径的延迟。采用硬件资源共享的策略进行运算单元和移位单元的结构组织设计,在不增加指令执行周期的前提下,最大限度地减小了电路面积。     

Design and analysis of high-speed 8-bit ALU using 18 nm FinFET technology

All modern computational devices consist of ALU. With increase in complexity of software and the consistent shift of software towards parallelism, high speed processors with hardware support for time consuming operations such as multiplication would benefit. Smaller, compact devices such as IoT devices need to run software such as security software and be able to offload computation cost from the cloud. In this paper, a high speed 8-bit ALU using 18 nm FinFET technology is proposed. The arithmetic and logical unit consists of fast compute units such as Kogge Stone fast adder and Dadda multiplier along with basic logic gates. In this paper, an ALU with each compute unit optimized for speed is proposed, while responsibly consuming area. Dadda multiplier is of 8 × 8 architecture as opposed to conventional approach of 4 × 4 making it a true 8-bit ALU. Simulation and analysis is done using Cadence Virtuoso in Analog Design Environment. The transistor count of proposed design is 5298, the power consumption is 219 µW and maximum delay is 166.8 ps. The design is also expected to consume a maximum of one clock cycle for any computation.

     

Design and testing of a reversible ALU by quantum cells automata electro-spin technology

The Journal of Supercomputing - Arithmetic logic unit (ALU), a core component of a processor, is one of the thrust areas of the current research. Presently, ALU is designed by transistor-based CMOS...     

基于FPGA的八位RISC CPU的设计

从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想,利用Xilinx公司的SpartanII系列FPGA,设计实现了八位CPU软核。在FPGA内部不仅实现了CPU必需的算术逻辑器、寄存器堆、指令缓冲、跳转计数、指令集,而且针对FPGA内部的结构特点对设计进行了地址和数据的优化。     

声码器中一种四级可重构ALU的研究与设计

在面向语音编解码算法实现的高性能声码器设计中,支持可变长VLIW指令集的ALU单元是实现其设计目标的重要环节.本文提出一种四级可重构的ALU设计,以前缀算法加法器为核心,并通过操作数和资源的重构,能在单周期内完成81种复合算术逻辑运算,同时将其控制编码压缩了58.93%以适应指令集的宽度约束,高效实现了算法中潜在的高并行性,很好的满足了运算密集型的算法应用需求.     

"一卡多用"中应用管理平台的设计

“一卡多用”操作系统是智能卡发展的必然趋势，如何实现应用的安全动态下载、更新和删除便成为了其中的关键问题。该文在分析了“一卡多用”的系统体系结构的基础上，设计了新的应用下载、更新和删除的实现机制，并详细描述了应用下载单元、应用下载证书和应用删除证书所应具备的内容，最后对应用下载、删除和更新进行了安全性分析。     

Developing the WTL3170/3171 Sparc floating-point coprocessors

The development of the first two members in a family of scalable-processor-architecture (Sparc)-compatible parts is described. With varying frequency and latency performance, the chips work with the first two integer unit (IU) implementations from other Sparc vendors. These are the first Sparc chips to integrate all floating-point controller functions, floating-point register files, and 64-b ALU (arithmetic and logic unit), multiplier, and divide/square-root units in one die. A strong relationship with original equipment manufacturers in system behavioral-level modeling and a short time to production were key factors in the product development plan. Implementation goals, bus organization, overall processor operation, and the operation of the ALU, multiplier, and divide/square-root units are discussed     

Built-in self-test of a CMOS ALU

A technique is proposed for implementing BIST (built-in self-test) in a CMOS arithmetic and logic unit (ALU). The approach covers single stuck-open faults and all functional faults that do not induce memory effects. The specific fault set covered by the test includes: (1) all single stuck-open faults on n and p transistors anywhere in the ALU (F1 faults); and (2) all functional faults that affect any single-bit slice of the (F2 faults), a functional fault being any fault that changes one combinational function into another. Functional faults in multiple slices are also detectable, as long as they do not generate identical responses in all even-numbered or odd-numbered ALU slices. With common techniques for test vector generation and response-verification, this BIST implementation provides higher fault coverage with only a small increase in surface area