基于FPGA的32位整数微处理器的设计与实现

CPU“软核”可以根据实际应用需要进行剪裁，因而CPU软核设计是soC设计实现的重要部分．在FPGA内部设计和调试完全嵌入式的整数微处理器软核，不仅涉及到通常CPU必需的算术逻辑累加器、寄存器堆、指令缓冲、跳转计数、指令集及指令编译等方面的设计实现，还要针对FPGA内部的结构特点对设计进行分析优化，例如流水线结构的选择、关键路径延迟的折衷平衡以及整体调试等．在Virtex1000FG680-4FPGA上设计实现的32位RISC整数微处理器，运行时钟频率可达30MHz，实现150条指令，占用FPGA逻辑资源7％．     

一种基于FPGA的CPU设计

基于现场可编程（FPGA）技术和硬件描述语言VHDL的设计和综合,通过自顶向下的设计方法和模块化设计思想,在OuartusⅡ环境下能定制、仿真、下载验证和实现CPU功能。通过VHDL语言定制了运算器ALU模块和调用宏模块定制了RAM模块,介绍了基于FPGA的CPU设计方法,并通过初始化程序进行验证,实现了基于FPGA的CPU功能,表明基于FPGA技术在设计CPU核和大规模集成电路设计方面可根据实际情况定制,具有灵活性、可靠性和可扩展性。     

一种基于FPGA的CPU设计

基于现场可编程(FPGA)技术和硬件描述语言VHDL的设计和综合,通过自顶向下的设计方法和模块化设计思想,在QuartusⅡ环境下能定制、仿真、下载验证和实现CPU功能.通过VHDL语言定制了运算器ALU模块和调用宏模块定制了RAM模块,介绍了基于FPGA的CPU设计方法,并通过初始化程序进行验证,实现了基于FPGA的CPU功能,表明基于FPGA技术在设计CPU核和大规模集成电路设计方面可根据实际情况定制,具有灵活性、可靠性和可扩展性.     

基于FPGA的8085A CPU结构分析与实现

介绍了基于Altera公司EPF10K20TC144的FPGA的8085A CPU结构分析和实现.用FPGA来实现CPU的功能,研究其工作原理,对于真正理解CSIC CPU工作原理有极大帮助,有利于做成专用集成电路ASIC,开发出一个适合自己的专用CPU,开发出创新型的产品,也有利于教学.描述了FPGA芯片及外围电路、CPU的内部结构、指令系统、CPU工作原理、FPGA实现及编程思路等,着重阐述了CPU的内部结构、算术逻辑部件模块及控制模块的工作原理.状态数的减少提高了执行速度.最后给出编程思路及编译结果,实验验证了设计的正确性.     

基于FPGA的五级流水线CPU

基于FPGA平台设计并实现了一种五级流水线CPU.它参考MIPS机将指令的执行过程进行抽象,把指令分成取值、译码、执行、访存、写回五级流水处理.首先设计系统级的结构,决定CPU的结构和指令系统.其次对整体结构进行分解,确定模块与模块之间的信号连接,采用VHDL实现CPU.最后通过Debug-controller调试软件对五级流水线CPU进行调试.结果表明了所设计的流水线CPU的有效性.     

基于FPGA的高性能计算中全局流水的研究

针对FPGA的全局流水进行了研究,采用CPU+FPGA的混合架构,论证了FPGA实现全局流水的优越性:使用FPGA进行全局流水可以在CPU处理过程中减少FPGA等待时间,提高FPGA的利用率;可以减少FPGA与CPU之间的通信量以及程序在CPU端的存储开销;可以均衡CPU负载,使得CPU有空闲时间处理其它任务。用N-Body的FMM算法作为例子,对优越性分别作了分析,并设计了实验方案,实验结果表明了FPGA实现全局流水的优越性。     

一种带Cache的嵌入式CPU的设计与实现

基于FPGA平台实现了嵌入式RISC CPU的设计.根据项目要求,实现指令集为MIPS CPU指令集的一个子集,分析指令处理过程,构建了嵌入式CPU的5级数据通路.分析了流水线产生的相关性问题,采用数据前推技术和软件编译结合的解决方案.给出了控制单元、运算单元、指令Cache的实现与设计.在FPGA平台上实现并验证了CPU的设计.     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。     

基于XILINX FPGA的嵌入式CPU系统

介绍了把软处理器核放入FPGA中而构建一个完善的基于FPGA的嵌入式CPU系统，其优点是产品设计者可获得一个生命周期较长的CPU系统，提高系统集成度，大大增加了综合系统设计的灵活性和应用范围。并重点讨论MicroBlaze软处理器核内部的结构原理．介绍了MicroBlaze处理器使用CoreConnect总线架构来实现外围总线扩展的原理。     

基于FPGA的开放式教学CPU的设计与测试系统

设计并实现了一个CPU设计与测试实验装置,适合于计算机原理和系统结构课程的综合实验。该实验装置采用EDA工具在FPGA上实现了CPU设计,应用M CU和上位机软件对所设计的CPU进行了监控和调试,保证了CPU在实验系统上能够运行起来。     

通用16位CPU的设计与实现

随着计算机技术的飞速发展,传统的计算机组成与原理以及计算机系统结构教学用计算机已经不能适应当前的要求。该文详细介绍了新一代面向教学实验的通用16位CPU设计过程。首先决定CPU的构架,经过指令集设计,数据通路和控制通路的设计,最后通过FPGA实现通用的16位CPU。实验人员可以在这个通用CPU设计平台上进行计算机组成与原理的各个部件实验,CPU内核的设计验证以及整个计算机系统的实验。     

基于FPGA的USB3.0通信架构设计与实现

针对USB设备与主机通信存在的带宽瓶颈问题,设计一款基于USB3.0协议的高速通信架构,为嵌入式设备与PC之间的USB数据高速通信提供一种可选方案。本设计采用Cypress的EZ-USB FX3芯片作为USB的外设控制器,以FPGA作为整个硬件系统的主控芯片,通过对FPGA硬件系统进行设计,对设备固件进行设计与调优,该架构支持USB 2.0/3.0接口自适应,能够实现主机、国产嵌入式CPU、SRAM之间的两两可变帧长通信,硬件传输速度达到360 MB/s,数据连续传输速度达到148 MB/s。     

A high performance hardware accelerator for dynamic texture segmentation

Hardware accelerators such as general-purpose GPUs and FPGAs have been used as an alternative to conventional CPU architectures in scientific computing applications, and have achieved good speed-up results. Within this context, the present study presents a heterogeneous architecture for high-performance computing based on CPUs and FPGAs, which efficiently explores the maximum parallelism degree for processing video segmentation using the concept of dynamic textures. The video segmentation algorithm includes processing the 3-D FFT, calculating the phase spectrum and the 2-D IFFT operation. The performance of the proposed architecture based on CPU and FPGA is compared with the reference implementation of FFTW in CPU and with the cuFFT library in GPU. The performance report of the prototyped architecture in a single Stratix IV FPGA obtained an overall speedup of 37x over the FFTW software library.     

一种通用在线仿真调试器的设计

提出一种基于SOPC实现片内嵌入的通用在线仿真器体系结构：利用IPcore易于下载更新的特性，在一片FPGA上实现对多种嵌入式CPU的在线仿真支持，体现通用的概念。本仿真器的具体实现采用了ALTERA公司的NIOS开发套件，自主研发出In Circuit Emulator知识产权核，以及其他商业IPcores。简单描述了其设计与实现的思路及过程。     

基于FPGA的拟态服务器设计

随着计算机技术的不断发展,传统架构下的CPU处理能力已无法应对日益多样化的计算处理任务,新型异构计算体系也存在可提升的空间.分析了以“应用决定结构,结构决定效能”为理念,基于多维重构函数化结构与动态多变体运行机制的拟态计算（Mimicry Computing,MC）体系架构,利用FPGA硬件可编程、动态可重构和功耗低的特性,设计了一种基于FPGA的拟态计算服务器,并阐明了该服务器的核心电路设计与关键技术实现.     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

双模容错计算机的设计与实现

高可靠性的计算机应用环境需要计算机具备容错功能,并要求采用高等级的处理器芯片。该文以高等级的Power PC处理器PC8245为基础,以FPGA为核心,设计双模容错的计算机。由于应用空间限制,该计算机采用了分布式冗余仲裁结构,仲裁逻辑同时运行在主计算机和备份计算机的FPGA中。分析了分布式冗余仲裁算法的有限状态机,论述了通信接口的冗余控制机制。