一种组合电路内建自测试的改进方法

对组合电路的测试提出了一种将确定性测试生成方法与内建自测试相结合的设计方案;设计实现了利用D算法生成的测试矢量和伪随机测试序列生成电路共同构成测试矢量生成模块,利用内建自测试方法完成可测性设计,并将两者结合得出组合电路内建自测试的改进方法;分析与实验结果表明,该方法能减少系统硬件占用,同时具有测试向量少、故障覆盖率高的特点。     

串行反馈内置自测试设计的研究

本文给出一种串行反馈内置自测试设计结构，分析了它的状态转移图的拓扑结构，并对若干电路做了模拟实验。研究表明：添加反馈线沟通测试图形生成和响应压缩部分，既能提高测试图形的随机性，又可以降低错误特征被漏检的可能性，从而提高故障覆盖率。     

逻辑内建自测试高故障覆盖率设计

基于扫描的可测性设计技术需要大量空间存储测试矢量,并且难以实现全速测试,随着芯片规模越来越大,频率越来越高,其测试成本也将越来越高,逻辑内建自测试(Logic Built-In-Self-Test,LBIST)技术以其简单的硬件实现和较小的设计开销开始被业界广泛使用,但该技术也存在覆盖率较低的问题,主要原因在于:一是线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的伪随机矢量的空间相关性;二是电路结构上对伪随机矢量的抵抗性;针对这两种原因给出了一些改善的方法,从而达到提高故障覆盖率的目的,为实际设计提供借鉴。     

逆向的PLA可测性设计

根据PLA电路结构的规整性和独特性，提出了一种逆向思维的可测性设计方案，即通过适当的方法把输出端进行输入端化，把或阵列转变成与阵列，并采用了纵向观测技术．经过方案评估得出此方案在不降低故障检测覆盖率的情况下，既使用通用测试集，又减少测试矢量数，还大大节约了附加硬件开销．     

基于扫描森林结构的种子编码方案

扫描森林是一种有效的扫描结构，它能够大幅度地降低测试应用开销、测试功耗以及测试数据容量。该文针对采用扫描森林结构的待测电路提出了一种新的种子编码方案。在该方案中，伪随机测试向量覆盖电路中的易测故障，使用ATPG对剩余故障生成确定性测试向量，将其中某一测试向量对应的种子编码为LFSR扩展成该向量需要运行的时钟周期数。实验结果表明，提出的方案能大幅度地降低种子存储数据量，最大降幅达到了83.3％。     

数字系统单加权集下随机测试生成方法

为在不引入额外的硬件开销以下较短的测试序列获得较高的故障覆盖率，提出一种基于细胞自动机（CA）的数字集成电路加权随机测试方法。该方法利用可测性测度建立反映故障侦查代价的可测性代价函数，对此函数的寻优得到被测电路主输入处的权值，再由一维混合型CA实现了该权值下的随机序列。对标准电路的实验验证了该方法是一种有效的、且便于BIST的应用的测试生成算法。     

基于局部重配置的FPGA互连测试诊断

针对FPGA互连开关的常开、常闭、线段的开路、常0、常1故障,以及连接于同一开关矩阵的互连线段桥接故障的测试诊断问题,提出一种自动生成与应用无关的测试配置进行故障诊断的方法。通过对布线资源图中节点分方向遍历、生成全局和局部测试配置,用JTAG施加测试激励和回读结果。实验结果证明只需要较少配置时间就能够使互连故障覆盖率达到100%。     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

一种可重配置的存储器测试控制器设计

存储器在SOC中所占的电路面积越来越大,因此存储器的正确与否影响着SOC芯片的成品率。存储器中的故障种类繁多,单一的测试方法不能保证所有故障的100%覆盖率。本文通过对广泛应用的March算法进行了分析,提出了一种可重配置的存储器测试方法。在该方法中通过设置一组控制寄存器就可以灵活的实现各种March算法。另外,采用资源复用的方法,在嵌入式微处理器核中增加了一个有限状态机,几个控制寄存器和几条专门用于存储器测试的指令,可以方便的实现各种March算法,并且硬件开销非常小。     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

减少多种子内建自测试方法硬件开销的有效途径

提出一个基于重复播种的新颖的BIST方案，该方案使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩；通过最小化种子的测试序列以减少测试施加时间．实验表明，该方案需要外加硬件少，测试施加时间较短，故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率．在扼要回顾常见的确定性BIST方案的基础上，着重介绍了文中的压缩存储硬件的方法、合成方法和实验结果．     

基于确定模式的伪单跳变测试矢量生成技术

提出了一种基于确定模式的伪单跳变测试矢量生成方法,它是在折叠计数器确定模式的基础上,采用LFSR编码折叠计数器种子,通过选定的存储折叠距离来控制测试模式,使得产生的测试矢量之间实现伪单跳变。由于是在确定模式基础上进行的研究,没有改变原来的测试矢量,所以故障覆盖率不会改变,却大大降低了测试功耗。这样既保证了高故障覆盖率,又解决了不同种子所生成的测试矢量之间的重叠冗余。研究结果不仅表明该方案具有很好的数据压缩率,而且证明了该方案的有效性。     

Exploiting deterministic TPG for path delay testing

Detection of path delay faults requires two-pattern tests.BIST technique provides a low-cost test solution.This paper proposes an approach to designing a cost-effective deterministic test pattern generator(IPG) for path delay testing.Given a set of pre-generated test-pattern generator(TPG) for path delay testing.Given a set of pre-generated test-pairs with pre-determined fault coverage,a deterministic TPG is synthesized to apply the given test-pair set in a limited test time.To achieve this objective,configuable linear feedback shift register(LFSR)structures are used.Techniques are developed to synthesize such a TPG.which is used to generate an unordered deterministic test-pair set.The resulting TPG is very efficient in terms of hardware size and speed performance.SImulation of academic benchmark circuits has given good results when compared to alternative solutions.     

神经网络和优化算法在数字系统测试中的应用

介绍了用Hopfield神经网络模型把组合电路测试转化为相应的能量函数，采用遗传算法、最速下降法结合模拟退火法的优化算法来求解给定故障的测试矢量；通过并行故障仿真检验测试矢量集的故障覆盖率，并压缩测试矢量集，然后将电路响应序列Q移入特征多项式求得特征R，由此建立故障字典。     

FPGA互连测试中的反馈桥接故障覆盖问题

现场可编程门阵列(FPGA)内部资源众多,其中互连资源出现故障的概率远远高于片内其他资源,而在以往许多互连测试研究中,所生成的测试配置存在无法覆盖反馈桥接故障的难题,所以较难有测试配置实现故障列表的100%覆盖。因此通过约束桥接故障只发生在单个查找表(LUT)内的信号线上,并结合单项函数,对反馈桥接故障模型进行优化改进,从根本上解决难题；然后对优化后的反馈桥接故障设置相应的约束条件,再使用布尔可满足性理论(SAT)生成满足约束条件的测试配置。采用优化后的故障模型对ISCAS"89基准电路进行了测试配置生成实验,结果表明生成的测试向量解决了反馈桥接故障的覆盖难题,并且在实现故障列表的100%覆盖下,优化后的故障模型所需要的测试配置数最少。     

应用向量划分的低功耗确定性BIST方法

提出一种能够与LFSR重播种技术结合的确定性向量生成方法,该方法利用扫描向量中的切片重叠来同时减少确定位数目和跳变数目,可大大降低测试功耗和测试存储.在硬件结构中,用一个译码器来生成控制信号.实验结果表明,对于ISCAS89基准电路,采用文中方法能够减少80%左右的跳变,而只需要原始Mintest测试集25%左右的测试数据存储.     

Using a periodic square wave test signal to detect crosstalk faults

Built-in self test (BIST) scheme simplifies the detection of crosstalk faults in deep-submicron VLSI circuits in the boundary scan environment. The scheme tests for crosstalk faults with a periodic square wave test signal under applied random patterns generated by a linear feedback shift register (LFSR), which is transconfigured from the embedded circuit's boundary scan cells. The scheme simplifies test generation and test application while obviating the fault occurrence timing issue. Experimental results show that coverage for the induced-glitch type of crosstalk fault for large benchmark circuits can easily exceed 90%.