基于TCAD的90nm STI应力仿真与研究

研究了90 nm CMOS工艺下浅槽隔离技术产生的x轴应力对NMOSFET电学性能的影响.用新一代集成工艺仿真软件Sentaurus TCAD对不同有源区宽度(Sa=0.4 μm～3.2 μm,间隔0.4 μm)的90 nm沟长NMOSFET进行了仿真并和测量数据进行了对比.随着有源区宽度从3.2 μm减小到0.4 μm,NMOSFET的饱和电流减小了7%,但其阈值电压增大了8%.这说明有源区宽度的减小使得STI应力增大,进一步减小了NMOSFET中电子迁移率和沟道中halo注入浓度的扩散,使得饱和电流退化,阈值电压增加.     

40nm狗骨结构对n-MOSFET的性能影响

设计了一组测试结构用来探讨狗骨(dogbone)结构有源区对n-MOSFET性能的影响因素。测试结构和测量数据基于40 nm工艺技术,通过改变狗骨结构有源区的通孔区域到栅极之间的长度(S)来分析对NMOS器件参数如漏端饱和电流、阈值电压和漏电流的影响。实验表明,随着长度S从0.07μm增加到5.02μm,漏端饱和电流和漏电流均先上升后下降,而阈值电压呈单调下降变化趋势。漏端饱和电流和漏电流的趋势表明,狗骨结构有源区主要受到两个因素影响,即沿沟道长度方向的STI应力效应和源极/漏极电阻效应,而源极/漏极电阻效应对S较大的狗骨结构有源区影响更为显著。     

InSb红外焦平面探测器结构应力的ANSYS分析

借助有限元软件系统分析了铟柱取不同直径时红外探测器整体结构的应力分布.模拟结果表明,在固定铟柱高度的前提下,当铟柱直径以2μm的步长从36μm减小到18μm的过程中,InSb芯片上的最大应力值呈现出先减小,后线性增加的趋势,但铟柱上应力最大值始终保持在15.7MPa左右,且分布几乎不变.S i读出电路上的应力小于InSb芯片上的应力值,变化趋势类同于InSb芯片上应力的变化趋势.铟柱直径取30μm时,InSb芯片和S i读出电路上的应力均达到最小值260MPa和140MPa,整个器件的应力分布在接触区呈现明显的集中性、均匀性,分布更合理.     

InSb面阵探测器铟柱缺陷成因与特征研究

通过基于正性光刻胶的不同像元尺寸铟柱阵列及器件制备,研究In Sb面阵探测器铟柱缺陷成因与特征.分别研制了像元尺寸为50μm×50μm、30μm×30μm、15μm×15μm的面阵探测器的铟柱阵列,并制备出In Sb面阵探测器,利用高倍光学显微镜和焦平面测试系统对制备的芯片表面形貌、器件连通性及性能进行了检测与分析.研究结果表明:当像元尺寸为50μm×50μm时,芯片表面形貌和器件连通性测试结果较好;随着像元尺寸减小,芯片表面会出现铟柱相连或铟柱缺失缺陷,器件连通性测试结果与表面形貌相吻合.铟柱相连缺陷是由光刻剥离时残留铟渣引起的铟相连造成;铟柱缺失缺陷是由光刻时残留光刻胶底膜引起的铟柱缺失造成.器件相连缺陷元的响应电压与正常元基本相同,缺失缺陷元的响应电压基本为0,其周围最相邻探测单元响应电压相比正常元增加了约25%.器件缺陷元的研究结果,对通过优化探测器制作水平提升其性能具有重要参考意义.     

STI应力效应下的pMOSFET阈值电压物理模型

本文提出了浅沟道隔离（STI）应力效应下的P型MOSFET的阈值电压物理模型,并用不同STI版图位置的130纳米的器件数据进行了验证。基于此STI阈值电压模型,我们对比了p型MOSFET和n型MOSFET在STI应力下的阈值电压和迁移率的变化。数据表明,相比n型MOSFET,p型MOSFET的阈值电压更少地受到STI应力影响,但迁移率却更多地受到STI应力影响。基于此STI阈值电压模型,我们进行了九级震荡环电路的模拟。模拟数据显示,适当的STI应力能使电路平均延迟时间提高约11%,同时也说明了STI应力模型在电路设计中的重要性。     

0.15μm薄膜全耗尽MOS／SOI器件的设计和研制

利用自己开发的二维数值深亚微米SOI器件模拟软件,较为详细地分析了沟道长度小于o.2μm的 SOI器件的阈值电压特性、穿通和击穿特性、亚阈值特性以及直流稳态特性等.通过这些模拟和分析计算,给出了沟道长度为0.18、0.15和0.1μm的薄膜全耗尽 SOI／MOS器件的设计方案,并根据该设计方案成功地研制出了性能良好的沟道长度为0.15μm的凹陷沟道 SOI器件.沟道长度为0.15μm薄膜全耗尽凹陷沟道SOI器件的亚阈值斜率为87mV/dec,击穿电压为1.6V,阈值电压为0.42V,电源电压为1.5V时的驱动电流为1.85mA,泄漏电流为0.5pA/μm沟道宽度.     

版图邻近效应的高精度标准单元波动检测电路

随着集成电路的发展,工艺尺寸进一步微缩,工艺波动导致的器件波动对电路性能以及可靠性的影响越来越严重.版图邻近效应就是先进工艺下影响工艺波动的重要因素.为了应对先进工艺下版图邻近效应(LPE)的影响,代工厂需要确立器件波动最小且最优标准单元版图.如何精确测量相同标准单元的不同版图的器件波动具有很大的挑战.提出了一个高分辨率、高速且测试便利的器件波动检测电路,用来对6种优化LPE引入的器件波动影响的标准单元版图进行测试.电路在28 nm工艺上进行了流片验证,电路面积为690 μm×350 μm,并对全晶圆进行了测试.通过分析NMOS和PMOS的测试结果,对比了不同版图形式应对LPE影响的效果,进而为代工厂设计和优化标准单元版图,尽可能减小LPE引入的器件波动提供参考.     

应用于VLSI的PSSWS-LDD MOSFET优化工艺研究

提出实现VLSI的PSSWS(Poly Silicon Side Wall Spacer)—LDD(Lightly DopedDrain)结构,研究了它的形成工艺,获得多晶侧壁形成的优化工艺条件,制作出亚微米有效沟道长度的LDD NMOSFET。在器件性能研究和计算机模拟的基础上,得到PSSWS—LDDMOSFET的优化工艺实现条件;此条件下实现的有效沟道长为0.8μm的PSSWS—LDDNMOSFET,源漏击穿电压达20V,常规器件的小于16V;衬底电流较常规器件的减小约二个数量级。利用此优化条件,研制出高性能的1μm沟道长度的CMOS CD4007电路,2μm沟道长的21级CMOS环振,LSI CMOS 2.5μm沟道长度的门阵列电路GA 300 5SD。结果表明:PSSWS—LDD MOSFET性能衰退小,速度快,可靠性高,适用于VLSI的制造。     

亚微米窄沟NMOS的增强辐照效应

我们已经观察了窄沟NMOS晶体管的增强辐射灵敏度。辐射导致的阈值漂移随沟道宽度在4μm以下减少而迅速增加。例如,同是4.5μm沟道长度,0.8μm宽FET器件的辐射灵敏度是5μm宽器件的两倍。这种几何图形依赖性可由2维电势计算来定量解释。这些计算表明,辐射以后边缘场对阀值电压的影响减弱,这对窄沟器件来说就导致较大的阀值移动。     

重掺多晶氧化法LDD-CMOS高性能电路的优化设计与研制

对重掺多晶氧化法(HDPO)应用于LDD IC中的工艺条件进行了优化,并实现了HDPO-LDD电路.研究了HDPO-LDD器件的性能和热载流子效应,同时对器件进行计算机模拟,对HDPO-LDD进行优化设计,获得了优化参数.综合优化设计的工艺条件和参数,成功地应用于亚微米NMOSFET,1μm沟道长的CMOS CD4007电路,2μm沟道长的CMOS 21级环振和2.5μm沟道长的LSI CMOS IC,性能优良,高速,稳定,可靠.     

毛细管电泳芯片的模拟设计与实验研究

利用ANSYS软件对毛细管电泳芯片微沟道内样品流动情况进行模拟,获得了不同进样模式下微沟道的结构与流体流速之间的关系,对芯片整体结构参数进行设计:毛细管微沟道最终尺寸为宽度16μm,深度10μm,有效分离长度为3.5cm的圆角转弯形沟道.采用激光诱导荧光原理进行实验测试,建立测试系统,对两段不同长度的DNA片段实现了基线分离, 研究结果为毛细管电泳芯片的进一步应用奠定了基础.     

高速SOI MOS器件及环振电路的研制

采用SOI/CMOS工艺成功地研制出沟道长度为0.8μm的SOI器件和环振电路,在5V和3V电源电压时51级环振的单门延迟时间分别为82ps和281ps,速度明显高于相应的体硅电路.由于采用硅岛边缘注入技术,寄生边缘管得到较好的抑制.对沟道宽度对SOI器件特性的影响进行了讨论.实验表明SOI器件是高速和低压低功耗电路的理想选择.     

毛细管电泳芯片的模拟设计与实验研究

利用ANSYS软件对毛细管电泳芯片微沟道内样品流动情况进行模拟，获得了不同进样模式下微沟道的结构与流体流速之间的关系，对芯片整体结构参数进行设计；毛细管微沟道最终尺寸为宽度16μm，深度10μm，有效分离长度为3．5cm的圆角转弯形沟道。采用激光诱导荧光原理进行实验测试，建立测试系统，对两段不同长度的DNA片段实现了基线分离，研究结果为毛细管电泳芯片的进一步应用奠定了基础。     

浅沟槽隔离对MOSFET电学特性的影响

随着工艺制程的不断进展,浅沟槽隔离技术(STI)成为深亚微米后的主流隔离技术。文章通过测试分析不同栅到有源区距离(SA)晶体管(MOSFET)器件的栅和衬底电流,分析了180 nm N沟道晶体管中STI对于栅和衬底电流的影响。结果表明栅电流随着SA的缩小呈现先缩小后增大的趋势,衬底电流在常温以及高温下都随着SA的减小而减小。文章用应力机制导致的迁移率以及载流子浓度的变化对栅和衬底电流的变化趋势进行了分析,通过改进伯克利短沟道绝缘栅场效应晶体管模型(BSIM)模拟了STI对衬底电流的影响,为设计人员进行低功耗设计提供了衬底电流模型。     

减小窄条宽度效应、按比例缩小的硅局部氧化工艺

MOS电路的按比例缩小,除了常见的短沟道问题外,还导致晶体管窄条宽度的增加。在本文中,我们提出一种技术,它用高压氧化生长隔离氧化层的方法来减小这些窄条宽度效应。高压氧化允许减小沟道阻挡剂量,从而减小壕沟浸入,同时保持器件间足够的隔离性能。本文提供了壕沟浸入、厚场晶体管和壕沟二极管的数据以及提供了模拟结果的讨论。探讨了这些数据之间的相互关系以及折衷选择。     

用于GaN HEMT栅驱动芯片的高性能过温保护电路

设计了一种用于GaN HEMT器件栅驱动芯片的高性能温度保护电路,能精确响应并输出保护信号以确保电路安全.过温保护采用两路温度检测电路来采集温度信号电压值并对电压差值进行放大,比较滤波后经过具有滞回功能的施密特触发器输出整形保护信号,可以克服共模噪声和温度应力的影响.基于CSMC 0.18μm BCD工艺,完成了电路设计验证与测试,结果显示电路功能正确,可满足GaN HEMT器件栅驱动芯片应用要求.     

采用红外快速热退火的晶体管TED效应与沟道尺寸的关系研究

硼的瞬间增强扩散（transient enhanced diffusion, TED）导致MOS晶体管出现反短沟道效应,阈值电压异常升高,严重影响器件性能和良品率,不同的器件尺寸,阈值电压增量不同,为探究沟道内杂质离子分布情况和器件尺寸对TED效应的影响,在40 nm CMOS工艺平台下,对调阈值注入、低掺杂漏极（LDD）离子注入和碳离子协同注入工艺进行参数调整实验,测量不同工艺参数、不同尺寸的晶体管阈值电压,采用TCAD工具仿真沟道内硼离子和间隙原子的浓度分布。实验结果表明:沟道长度逐渐缩小,阈值电压先上升,在0.55 μm处达到最高后迅速下降,上升速率随着沟道宽度的减小而降低。当沟道长度不变时,阈值电压随沟道宽度一直下降,且下降得越来越快。间隙硅原子由LDD离子注入引入并向沟道扩散,而硼离子聚集在LDD-沟道边界位置,但是在LDD和沟道形成的角落会向浅沟槽隔离（STI）区域泄漏,聚集和泄漏作用共同控制沟道内硼离子的浓度分布。TED效应导致的阈值电压漂移是受器件尺寸调控的,另外,高能量的碳协同注入结合红外快速热退火技术可以有效地抑制TED效应。     

蓝光GaN基Micro-LED芯片制备及激光剥离工艺研究

基于半导体制造工艺,制备了尺寸为50μm×80μm的蓝光氮化镓(GaN)基MicroLED芯片。芯片的正向导通电压在2.55V左右;测试了10颗LED芯片在1mA注入电流下的电压值,得到的最大值和最小值分别为3.24和3.12V,波动幅度在4%以内。在1mA的测试电流下,测试芯片的EL光谱峰值波长和半高宽分别为453和14.4nm,芯片的外量子效率可达12.38%,芯片发光均匀且亮度很大。测试结果表明,所制备的Micro-LED芯片具有优异的光电性能。此外,通过激光剥离技术,实现了Micro-LED芯片的转移。研究了激光剥离工艺对MicroLED芯片光电性能的影响,发现在优化的工艺条件下,激光剥离对芯片的光电性能几乎无影响。这些结果有助于小间距微尺寸LED芯片阵列及显示技术的研究。     

0.15μm Y型栅高In沟道GaAs PHEMT低噪声器件设计

设计了一种GaAs PHEMT低噪声器件。通过电子束直写手段实现了0.15μm Y型栅,对栅型优化以减小器件栅电阻和栅寄生电容。采用高In含量的沟道设计以改善沟道电子输运特性,采用InGaAs/GaAs复合帽层以改善欧姆接触特性,并通过低噪声工艺流程制作了4×50μm GaAs PHEMT器件。测试结果表明,器件fT达到80GHz,在10GHz处最小噪声系数小于0.4dB,相关增益大于10dB。对于0.15μm栅长GaAs PHEMT器件来说,这是很好的结果。     

基于RC触发NMOS器件的ESD电路设计

研究了基于电阻(R)电容(C)触发n型金属氧化物半导体(NMOS)器件的静电放电(ESD)电路参数与结构的设计,讨论了电阻电容触发结构对ESD性能的提升作用,研究了不同RC值对ESD性能的影响以及反相器结构带来的ESD性能差异,并讨论了在特定应用中沟道放电器件的优势。通过一系列ESD测试电路的测试和分析,发现电阻电容触发结构可以明显提高ESD电路的保护能力,其中RC值10 ns设计的栅耦合NMOS(GCNMOS)电路具有最高的单位面积ESD保护能力,达到0.62 mA/μm2。另外对于要求触发电压特别低的应用场合,RC值1μs设计的GCNMOS电路将是最好的选择,ESD能力可以达到0.47 mA/μm2,而触发电压只有3 V。