一种高CMRR和PSRR的共源共栅放大器

针对传统运算放大器共模抑制比和电源抑制比低的问题,设计了一种差分输入结构的折叠式共源共栅放大器。本设计采用两级结构,第一级为差分结构的折叠式共源共栅放大器,并采用MOS管作为电阻,进一步提高增益、共模抑制比和电源电压抑制比;第二级采用以NMOS为负载的共源放大器结构,提高增益和输出摆幅。基于LITE—ON40V1．0μm工艺,采用Spectre对电路进行仿真。仿真结果表明,电路交流增益为125．8dB,相位裕度为62.8°,共模抑制比140．9dB,电源电压抑制比125．5dB。     

一种高增益带宽CMOS全差分运算放大器的设计

介绍了一种采用折叠式共源共栅结构的高增益带宽全差分运算放大器的设计和实现,详细讨论了折叠式共源共栅放大器的电路结构、共源共栅偏置电路,以及开关电容共模反馈电路(SCCMFB).电路的设计基于CSMC 0.5μm DPTM 5V混合信号工艺.仿真结果表明,该电路在5V电源电压下具有64 dB直流开环增益、155 MHz单位增益带宽.通过在一款ADC电路中流片验证,该放大器达到设计指标要求.     

采用增益提高技术的两级放大器的设计

基于chartered 0.35μm工艺,采用PMOS管作为输入管的折叠式共源共栅结构,设计了一种采用增益提高技术的两级运算放大器.利用Cadence公司的spectre对电路进行仿真,该电路在3.3 V电源电压下具有125.8 dB的直流开环增益,2.43 MHz的单位增益带宽,61.2°的相位裕度,96.3 dB的共模抑制比.     

一款高性能共源共栅运算放大器设计

基于CSMC 0.5μm标准CMOS工艺,采用复用型折叠式共源共栅结构,设计一种折叠式共源共栅运算放大器。该电路在5V电源电压下驱动5pF负载电容,采用Cadence公司的模拟仿真工具Spectre对电路进行仿真。结果表明,电路开环增益达到了71.7dB,单位增益带宽为52.79MHz,开环相位裕度为60.45°。     

一种高增益三级运算放大器

提出了一种高增益三级运算放大器。采用五管全差分、套筒式共源共栅、典型共源级结构作为运算放大器的放大级,采用共模抑制电路、频率补偿电路、高摆幅偏置电路,提高了运算放大器的性能。结果表明,在3 V电源电压、4 pF负载电容的条件下,该运算放大器的开环直流增益为155 dB,单位增益带宽为112 MHz,相位裕度为84.1°,电源抑制比为151 dB,共模抑制比为-168 dB。该运算放大器的补偿电容较小,节省了面积。     

一种低噪声高共模抑制比运算放大器的分析与设计

低噪声高共模抑制比的运算放大器是将套筒式共源共栅结构、差分输出和共模负反馈相结合,设计出的一种新型运算放大器.基于SMIC0.18 μm工艺模型对电路进行设计,仿真结果表明该电路的开环增益为82.3 dB,相位裕度为66°,共模抑制比为122 dB,增益平坦带宽为15 MHz,噪声为7.781 nV/sqrt （Hz）,达到设计要求.     

低电压高增益带宽CMOS折叠式共源共栅运算放大器设计

本文基于SIMC 0．18μm CMOS工艺模型参数,设计了一种低电压高单位增益带宽CMOS折叠式共源共栅运算放大器。该电路具有相对高的单位增益带宽,并具有开关电容共模反馈电路（CMFB）稳定性好、对运放频率特性影响小的优点,Hspice仿真结果表明,在1．8V电压下,运算放大器的直流开环增益为62．1dB,单位增益带宽达到920MHz。     

一种高性能共模反馈CMOS运算放大器

介绍了一种具有高增益,高电源抑制比(CMRR)和大带宽的两级共源共栅运算放大器。此电路在两级共源共栅运算放大器的基础上增加共模反馈电路,以提高共模抑制比和增加电路的稳定性。电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真。结果显示,该放大器增益可达到101 dB,负载电容为10 pF时,单位增益带宽大约为163 MHz,共模抑制比可达101dB,电路功耗仅为0.5 mW。     

一种高单位增益带宽CMOS全差分运算放大器

设计并讨论了一种高单位增益带宽CMOS全差分运算放大器。由于折叠共源共栅结构电路具有相对高的单位增益带宽以及开关电容共模反馈电路稳定性好、对运放频率特性影响小等优点,故设计的放大器采用了折叠共源共栅结构以及开关电容共模反馈电路技术,并达到了高单位增益带宽的设计目的。基于TSMC0·25μmCMOS工艺,仿真结果表明,在2·5V的单电源电压下,运算放大器的直流开环增益为70dB,单位增益带宽为500MHz。     

一种高共模抑制比轨到轨全差分运算放大器

针对传统全差分运算放大器电路存在输入输出摆幅小和共模抑制比低的问题,提出了一种高共模抑制比轨到轨全差分运算放大器电路。电路的输入级采用基于电流补偿技术的互补差分输入对,实现较大的输入信号摆幅;中间级采用折叠式共源共栅结构,获得较大的增益和输出摆幅;输出级采用共模反馈环路控制的A类输出结构,同时对共模反馈环路进行密勒补偿,提高电路的共模抑制比和环路稳定性。提出的全差分运算放大器电路基于中芯国际(SMIC) 0.13μm CMOS工艺设计,结果表明,该电路在3.3 V供电电压下,负载电容为5 pF时,可实现轨到轨的输入输出信号摆幅;当输入共模电平为1.65 V时,直流增益为108.9 dB,相位裕度为77.5°,单位增益带宽为12.71 MHz;共模反馈环路增益为97.7 dB,相位裕度为71.3°;共模抑制比为237.7 dB,电源抑制比为209.6 dB,等效输入参考噪声为37.9 nV/Hz^1/2@100 kHz。     

一种适用于D类音频功放的全差分运算放大器

介绍了一种应用于超低EMI无滤波D类音频功放的全差分运算放大器结构,可构成积分器,起滤除高次谐波的作用。该运算放大器采用两级结构来获得高增益,第一级为折叠共源共栅,偏置电路采用反馈结构,给整个运算放大器提供偏置电流,从而提高电路的电源抑制比;采用伪AB类输出级提高运放的瞬态响应,稳定运放输出。仿真结果表明,该电路具有良好的性能:增益为113dB,相位裕度为67°;单位增益带宽为1.9MHz,共模抑制比为160dB,电源抑制比为82.7dB;共模反馈环路增益为120dB,相位裕度为62°。     

A compact low noise operational amplifier for a 1.2 μm digitalCMOS technology

A compact low noise operational amplifier using lateral p-n-p bipolar transistors in the input stage has been fabricated in a standard 1.2 μm digital n-well CMOS process. Like their n-p-n counterparts in p-well processes, these lateral p-n-p transistors exhibit low 1/f noise and good lateral β. The fabricated op amp has an area of only 0.211 mm² with E_n=3.2 nV/√(Hz), I_n=0.73 pA/√(Hz), E_n and I_n 1/f noise corner frequencies less than 100 Hz, a -3 dB bandwidth greater than 10 MHz with a closed loop gain of 20.8 dB, a minimum PSRR (DC) of 68 dB, a CMRR (DC) of 100 dB, a minimum output slew rate of 39 V/μs, and a quiescent current of 2.1 mA at supply voltages of ±2.5 V. The operational amplifier drives a 1 kΩ resistive load to 1 V peak-to-peak at 10 MHz and has been used as a versatile building block for mixed-signal IC designs     

LDO线性稳压器中高性能误差放大器的设计

设计了一个共源共栅运算跨导放大器,并成功地将其应用在一款超低功耗LDO线性稳压器芯片中。该设计提高了电源抑制比(PSRR),并具有较高的共模抑制比(CMRR)。电路结构简单,静态电流低。该芯片获得了高达99 dB的电源抑制比。     

一种带有增益提高技术的高速CMOS运算放大器设计

设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构,利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度,100 MS/s采样频率的高速流水线（Pipelined）ADC的运放。设计基于SMIC 0.25μm CMOS工艺,在Cadence环境下对电路进行Spectre仿真。仿真结果表明,在2.5 V单电源电压下驱动2 pF负载时,运放的直流增益可达到124 dB,单位增益带宽720 MHz,转换速率高达885 V/μs,达到0.1%的稳定精度的建立时间只需4 ns,共模抑制比153 dB。     

应用于DC/DC稳压器的误差放大与逻辑控制电路

设计了一种应用于DC/DC集成稳压器的误差放大与逻辑控制电路。误差放大器的核心部分采用电流镜、折叠式共源共栅等结构,显著提高了增益、电源抑制比和共模抑制比;逻辑控制部分实现了对芯片工作模式的选择控制,并具有钳位功能。采用Sanyo Hspice模型进行仿真后表明,在很宽的频带范围内,误差放大器的差模增益大于80dB;逻辑控制电路工作时序正确可靠;各项性能指标满足设计要求。     

一种用于角度传感器中的仪表放大器

主要设计了一种用于角度传感器系统中的仪表放大器。为了满足角度传感器系统中对信号频率的要求,需要仪表放大器的带宽足够宽能够达到3.3 MHz。该电路采用标准三运算放大器结构电路,以折叠共源共栅结构的放大器为基础,对共模信号进行抑制,对差分信号进行放大,提高了放大器的精度,增大了仪表放大器的带宽。采用Chartered 0.35μm CMOS双栅工艺对电路进行仿真和流片验证,测试结果表明:在0.8～2.85 V内,仪表放大器的共模抑制比达到了102 dB,带宽能够达到3.3 MHz,输出摆幅为1.7 V,电路功能良好,达到了设计要求,该电路可用于汽车电子以及医疗设备系统。