共查询到19条相似文献,搜索用时 718 毫秒
1.
2.
SRAM型FPGA在空间辐照环境下,容易受到单粒子效应的影响,导致FPGA存储单元发生位翻转,翻转达到一定程度会导致功能错误。为了评估FPGA对单粒子效应的敏感程度和提高FPGA抗单粒子的可靠性,对实现故障注入的关键技术进行了研究,对现有技术进行分析,设计了单粒子翻转效应敏感位测试系统,利用SRAM型FPGA部分重配置特性,采用修改FPGA配置区数据位来模拟故障的方法,加速了系统的失效过程,实现对单粒子翻转敏感位的检测和统计,并通过实验进行验证,结果表明:设计合理可行,实现方式灵活,成本低,为SRAM型FPGA抗单粒子容错设计提供了有利支持。 相似文献
3.
静态随机存取存储器(SRAM)型现场可编程门阵列(FPGA)在当前空间电子设备中取得了广泛的应用,尽管它对空间辐射引起的单粒子翻转效应极其敏感。在FPGA的配置存储器中发生的单粒子翻转造成的失效机理不同于传统的存储器中的单粒子翻转。因此,如何评价这些单粒子翻转对系统造成的影响就成了一个值得研究的问题。传统的方法主要分为辐照实验和故障注入两种技术途径。本文中提出了一种新的方法,可以用来分析单粒子翻转对构建在FPGA上的系统造成的影响。这种方法基于对FPGA底层结构以及单粒子翻转带来的失效机理的深入理解,从布局布线之后的网表文件出发,寻找所有可能破坏电路结构的关键逻辑节点和路径。然后通过查询可配置资源与相应的配置数据之间关系来确定所有敏感的配置位。我们用加速器辐照实验和传统的故障注入方法验证了这种新方法的有效性。 相似文献
4.
5.
建立了一种28 nm HPL硅工艺超大规模SRAM型FPGA的单粒子效应测试方法。采用静态测试与动态测试相结合的方式,通过ps级脉冲激光模拟辐照实验,对超大规模FPGA进行单粒子效应测试。对实验所用FPGA的各敏感单元(包括块随机读取存储器、可配置逻辑单元、可配置存储器)的单粒子闩锁效应和单粒子翻转极性进行了研究。实验结果证明了测试方法的有效性,揭示了多种单粒子闩锁效应的电流变化模式,得出了各单元的单粒子效应敏感性区别。针对块随机读取存储器、可配置逻辑单元中单粒子效应翻转极性的差异问题,从电路结构方面进行了机理分析。 相似文献
6.
7.
空间辐射效应对SRAM型FPGA的影响 总被引:4,自引:1,他引:4
以Xilinx的FPGA为例,结合相关试验数据,分析了空间总剂量效应、单粒子翻转、单粒子闩锁、单粒子功能中断、单粒子烧毁、单粒子瞬态脉冲和位移损伤等辐射效应对SRAMFPGA器件的漏极电流、阚值电压、逻辑功能等影响。分析了辐射效应的机理以及FPGA的失效模式。文章可以为SRAM型FPGA在航天领域中的应用提供参考。 相似文献
8.
9.
10.
对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21 μm增大到2 μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。 相似文献
11.
基于静态随机存储器的现场可编程逻辑门阵列应用于航天电子系统时,易受到单粒子翻转效应的影响,存储数据会发生损坏。为评估器件和电路在单粒子翻转效应下的可靠性,提出一种基于TCL脚本控制的故障注入系统,可在配置码流层面模拟单粒子翻转效应。介绍了该故障注入系统的实现机制和控制算法,并将该软件控制方法与传统硬件控制方法进行对比分析。设计了一种关键位故障模型,从设计网表中提取关键位的位置信息,缩小了故障注入的码流范围。在Virtex-5开发板XUPV5-LX110T上的故障注入实验表明,该故障注入系统能有效模拟单粒子翻转效应,与传统随机位故障注入相比,关键位故障注入的故障率提高了近5倍。 相似文献
12.
SRAM-based field programmable gate arrays (FPGAs) are particularly sensitive to single event upsets caused by high-energy space radiation. Single Event Upset (In order to successfully deploy the SRAM-FPGA based designs in aerospace applications, designers need to adopt suitable hardening techniques. In this paper, we describe novel hybrid time and hardware redundancy (HT&HR) structures to mitigate SEU effects on FPGA, especially digital circuits that are designed with bidirectional ports. The proposed structures that combine time and hardware redundancy decrease the SEU propagation mechanisms among the redundant hard units. Analysis results and fault injection experiments on some standard ISCAS benchmarks and MicroLAN protocol, as a case study over the bidirectional ports, show that the capability of tolerating SEU effects in HT&HR technique increases up to 70 times with respect to solely hardware redundant versions. On average, the proposed method provides 39.2 times improvement against single upset faults and 14.9 times for double upset faults; however it imposes about 14.7% area overhead. Also, for the considered benchmarks, HT&HR circuits become 8.8% faster on the average than their TMR versions. 相似文献
13.
针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm2·mg-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。 相似文献
14.
15.
16.
As technology feature sizes decrease, single event upset (SEU), and single event transient (SET) dominate the radiation response of microcircuits. Multiple bit upset (MBU) (or multi cell upset) effects, digital single event transient (DSET) and analogue single event transient (ASET) caused serious problems for advanced integrated circuits (ICs) applied in a radiation environment and have become a pressing issue. To face this challenge, a lot of work has been put into the single event soft error mechanism and mitigation schemes. This paper presents a review of SEU and SET, including: a brief historical overview, which summarizes the historical development of the SEU and SET study since their first observation in the 1970's; effects prominent in advanced technology, which reviews the effects such as MBU, MSET as well as SET broadening and quenching with the influence of temperature, device structure etc.; the present understanding of single event soft error mechanisms, which review the basic mechanism of single event generation including various component of charge collection; and a discussion of various SEU and SET mitigation schemes divided as circuit hardening and layout hardening that could help the designer meet his goals. 相似文献
17.
随着新型电子器件越来越多地被机载航电设备所采用,单粒子翻转(Single Event Upset, SEU)故障已经成为影响航空飞行安全的重大隐患。首先,针对由于单粒子翻转故障的随机性,该文对不同时刻发生的单粒子翻转故障引入了多时钟控制,构建了SEU故障注入测试系统。然后模拟真实情况下单粒子效应引发的多时间点故障,研究了单粒子效应对基于FPGA构成的时序电路的影响,并在线统计了被测模块的失效数据和失效率。实验结果表明,对于基于FPGA构建容错电路,采用多时钟沿三模冗余(Triple Modular Redundancy, TMR) 加固技术可比传统TMR技术提高约1.86倍的抗SEU性能;该多时钟SEU故障注入测试系统可以快速、准确、低成本地实现单粒子翻转故障测试,从而验证了SEU加固技术的有效性。 相似文献
18.
19.
FPGA器件在航天领域应用广泛,然而在空间环境下,基于SRAM工艺的FPGA器件极易受到单粒子翻转(Single Event Upsets,SEU)影响而导致电路发生软错误。针对具有代表性的Xilinx Virtex系列器件进行了SEU评估方法的研究,设计并开发了一款面向Virtex器件的SEU效应评估工具,并与FPGA标准设计流程进行了有效融合。实验结果表明,提出的评估方法和工具对Virtex器件的SEU效应可以进行准确的评估,从而为FPGA结构设计和应用开发提供先于硬件实现的软件验证环境,对高可靠性FPGA芯片的研究、开发和设计都具有重要意义。 相似文献