具备兼容性和层次性的SOC测试控制结构设计

IP核的集成问题是SOC设计的关键,测试集成更是无法回避的难题.因此,灵活高效的测试控制结构成为SOC可测性设计的重要研究内容.文章分析了IEEE Std 1149.1对传统IC芯片内部和外部测试的整体控制能力;剖析了IEEE Std 1500TM对嵌入式IP核测试所做规定的标准性和可配置性.在此基础上,提出了一种复用芯片级测试控制器的测试控制结构,该结构能兼容不同类型的IP核,并且有助于实现复杂SOC的层次性测试控制.     

SOC设计方法学和可测试性设计研究进展

随着微电子工艺技术和设计方法的发展，系统级芯片(SOC)设计成为解决日益增长的设计复杂度的主要方法。文章概述了SOC设计方法学和SOC可测试性设计的发展现状，阐述了目前SOC测试存在的和需要解决的问题，描述了目前开发的各种SOC测试结构和测试策略。最后，提出了今后进一步研究的方向。     

SOC基于LFSR的混合模式测试

随着集成电路深亚微米制造技术和设计技术迅速发展,系统芯片(SOC)作为一种解决方案得到了越来越广泛的应用。SOC的测试中,内建自测试(Built.In Self-Test,BIST)成为人们研究的热点。文中对SOC的设计特点及其BIST中的混合模式测试进行了探讨。     

最新SOC测试的发展趋势

随着SOC芯片结构的复杂化，功能模块的多样化，SoC芯片的测试也面对诸多挑战，诸如测试资源和成本的兼顾。本文简单描述了现今SOC芯片的发展和趋势，以及相对应ATE测试系统的应对。     

SOC芯片并行测试中几个值得关注的问题

介绍了提高测试效率的SOC芯片在片测试的两种并行测试方法,结合上海集成电路技术与产业促进中心的多个实际的SOC芯片测试项目中所积累的成功经验,针对多工位测试和多测试项目平行测试这两种并行测试方法,主要阐述了在SOC芯片的并行测试中经常遇到的影响测试系统和测试方法的问题,提出了在SOC芯片在片测试中的直流参数测试、功能测试、模数/数模转换器(ADC/DAC)测试的影响因素和解决方案,并对SOC芯片在测试过程中经常遇到的干扰因素进行分析,尽可能保证SOC芯片在片测试获得的各项性能参数精确、可靠.     

基于IP核的芯片级测试结构研究

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化.     

SOC测试系统将成为主流IC测试设备

SOC(系统级芯片)测试对IC ATE(集成电路自动测试设备)制造商提出了挑战,同时也提供了新的发展机遇.目前,各种系统级芯片不断面世,包括数字蜂窝电话芯片、PC图形芯片、电缆调制解调器芯片、千兆以太网交换器芯片、网络控制器芯片以及各种多媒体器件.这预示了SOC测试将是未来几年ATE市场中的一个新增长点.SOC对测试设备要求非常高,它要求设备能测试芯片上的数字逻辑电路、模拟电路和存储器.低成本、多功能SOC测试设备对集成电路制造商有更大的吸引力,因为这种设备的测试能力能替代多台单功能IC ATE.     

一种有效降低测试时间的SOC扫描测试设计方法

随着集成电路规模的迅速增大,巨大的测试向量带来的测试成本压力已成为芯片产品成本考虑中一个不可忽略、甚至非常关键的要素。针对目前大规模SOC芯片测试成本高的问题,提出了一种通过测试扫描链复用来减少测试时间的方法。试验数据表明,该方法在降低测试时间的同时,保持了较高的测试覆盖率,是一种较有价值的降低SOC芯片测试成本的方法。     

安捷伦与华大携手成立SOC测试基地

安捷伦科技与中国华大集成电路设计中心(www.cidc.com.cn)于1月16日在北京签订合作协议，携手成立北京地区第一个系统级芯片(SOC)测试服务基地。该基地将发挥中国华大领先的工程验证经验和批量测试能力，采用安捷伦93000 SOC测试系统，为北京地区提供对含有微处理器、高速数字、内嵌式内存和模拟信号等各种复杂组合的SOC测试能力，为北京地区及周边的集成电路IC）设计公司提供一流的SOC测试服务，促进中国芯片产业的技术提升。发展IC产业是中国“十五”计划中重点项目之一，而SOC则代表了当前IC设计发展的主流。据中国半导体行业协…     

无线通讯芯片的RF测试在T2000上的实现方法

随着无线通讯技术的普及和发展,无线通讯芯片的需求量正在不断增长。无线通讯芯片的测试越来越重要。而RF测试是无线通讯芯片中关键的测试,本文基于本公司的射频SOC收发机芯片,详细介绍了无线通信芯片的RF测试在T2000上的实现方法。     

STEAC: A Platform for Automatic SOC Test Integration

The lack of electronic design automation tools for system-on-chip (SOC) test integration increases SOC development time and cost, so SOC test integration tools are important in the success of promoting SOC. We have stressed practical SOC test integration issues, including real problems found in test scheduling, test input/output (I/O) reduction, timing of functional test, scan I/O sharing, etc. In this paper, we further consider the requirement of integrating at-speed testing of embedded cores - to detect timing-related defects, our test architecture is equipped with at-speed test capability. Test scheduling is done based on our test architecture and test access mechanism, considering I/O resource constraints. Detailed scheduling further reduces the overall test time of the system chip. All these techniques are integrated into an automatic flow to facilitate SOC test integration. The test integration platform has been applied to both academic and industrial SOC cases. The chips have been designed and fabricated. The measurement results justify the approach - simple and efficient, i.e., short test integration cost, short test time, and small hardware and pin overhead.     

Single SOC Test Challenge for Blu-ray DVD

<正>The Blu-ray DVD single chip SOC architecture, challenging high speed and high fidelity mixed signal test requirements and test solutions are introduced. COT reductions to make this a mass production low cost test approach is also described.     

On Concurrent Test of Core-Based SOC Design

In this paper, a method to solve the resource allocation and test scheduling problems together in order to achieve concurrent test for core-based System-On-Chip (SOC) designs is presented. The primary objective for concurrent SOC test is to reduce test application time under the constraints of SOC pins and peak power consumption. The methodology used in this paper is not limited to any specific Test Access Mechanism (TAM). Additionally, it can also be applied to SOC budgeting at design phase to predict a tradeoff between test application time and SOC pins needed. The contribution of this paper is the formulation of the problem as a well-known 2-dimensional bin-packing problem. A best-fit heuristic algorithm is adopted to achieve optimal solution.     

手机用TFT-LCD驱动控制芯片的测试电路结构设计

文章从分析手机用TFT-LCD驱动控制芯片的测试需求和芯片结构出发，提出了一种针对该芯片的测试电路结构设计方案。该方案采用多条扫描链对芯片内的多个异构的模块进行隔离，保证了各个模块有较高的测试独立性。考虑到内置SRAM的特殊性，采用边界扫描方式进行测试，提高了测试的灵活性，减少了测试电路的面积。电平敏化扫描链的引入．大大提高了Source Driver测试的可控制性。该方案支持手机用TFT-LCD驱动控制芯片的常规以及特殊项目的测试。     

从SOC到NOC的集成电路设计技术发展

遵循摩尔定律的预言,半导体集成电路工艺技术持续高速向深亚微米工艺发展,大规模集成电路设计技术是发展过程中需要解决的关键问题.基于片上总线的SOC设计技术解决了大规模集成电路的设计难点,但是片上总线的应用带来了可扩展性差、平均通信效率低等问题.近几年研究提出全新的集成电路体系结构NOC,是将计算机网络技术移植到芯片设计中,从体系结构上彻底解决了SOC设计技术存在的问题.因此,NOC将成为集成电路下一代主流设计技术.     

基于核的信息安全处理芯片可测性设计

从可测性设计角度讨论了信息安全处理芯片的芯片级测试控制器的设计以及相应核的可测性设计.综合结果显示,所设计的芯片级测试控制器所占用的面积代价非常小.     

Test Scheduling of NoC‐Based SoCs Using Multiple Test Clocks

Network‐on‐chip (NoC) is an emerging design paradigm intended to cope with future systems‐on‐chips (SoCs) containing numerous built‐in cores. Since NoCs have some outstanding features regarding design complexity, timing, scalability, power dissipation and so on, widespread interest in this novel paradigm is likely to grow. The test strategy is a significant factor in the practicality and feasibility of NoC‐based SoCs. Among the existing test issues for NoC‐based SoCs, test access mechanism architecture and test scheduling particularly dominate the overall test performance. In this paper, we propose an efficient NoC‐based SoC test scheduling algorithm based on a rectangle packing approach used for current SoC tests. In order to adopt the rectangle packing solution, we designed specific methods and configurations for testing NoC‐based SoCs, such as test packet routing, test pattern generation, and absorption. Furthermore, we extended and improved the proposed algorithm using multiple test clocks. Experimental results using some ITC’02 benchmark circuits show that the proposed algorithm can reduce the overall test time by up to 55%, and 20% on average compared with previous works. In addition, the computation time of the algorithm is less than one second in most cases. Consequently, we expect the proposed scheduling algorithm to be a promising and competitive method for testing NoC‐based SoCs.     

深亚微米SOC高压缩率EDT设计

EDT（embedded deterministictest）是目前最有效的针对大规模片上系统的嵌入式测试方法．与常规基于ATPG的DVT（Design For Testability）技术相比较，可以在保持相同缺陷覆盖率的情况下．大幅度降低测试成本，缩短测试时间，EDT的关键技术是解压缩器的算法设计。本文研究基于环形发生器的解压缩器设计．它不会对系统的逻辑核进行任何改动，如插入新的测试点或带来新的逻辑不确定态，可以获得40倍以上的压缩率．而且全部设计是基于标准的扫描／ATPG技术，可以非常方便的在SOC（system on chip）设计环境中实现。在最后部分，我们研究了采用环形发生器解压缩器，在不同容量的SOC系统的EDT设计结果。     

一种基于HDTV信源集成解码芯片的RTOS的设计与实现

随着系统集成芯片（SOC）设计复杂度和上市时间等要求的提高，实时操作系统已成为SOC设计中的重要组成部分。HDTV信源集成解码芯片中的实时操作系统负责对进出芯片的数据进行管理，芯片上实现多个实时任务的同步和调度。本文介绍一个以较小内核实现的多任务实时操作系统Iota，它将总线的调度部分的转移到硬件实现，并针对解码芯片设计并实现了多任务混合调度算法。为提高系统的健壮性，Iota还具有一个简单的存储保护策略。     

Validation Study of LPDDR2 SDRAM Based on TD-LTE Baseband chip

In recent years,as China has finished the updating of the fourth generation of network,for guaranteeing the information security of the state,communication chip with complete independent intellectual property right must be possessed to support the advancement of such project.TD-LTE Baseband Chip is a super-large-scale integrated circuit designed basing on SOC,which needs to carry out coding,etc to the transmitted baseband signal,or carry out decoding,etc to the received baseband signal.LPDDR2 SDRAM is used in the chip design process due to its low power dissipation,high capacity and high reliability.As PHY in the controller architecture of LPDDR2 SDRAM adopts hard core design,it cannot be achieved in Virtex-7 2000T prototype verification platform.This design mainly builds on such prototype verification platform to propose the verification scheme of LPDDR2 SDRAM controller in TD_LTE baseband chip,so as to guarantee that prototype verification in FPGA can be carried out by TD_LTE baseband system,and meanwhile high capacity storage space can be provided to the system.