支持内嵌IP芯核测试的片上网络路由器技术研究

微系统芯片测试中一个主要问题是对内嵌IP芯核的测试存取。对于基于片上网络的微系统芯片,可复用片上网络测试内嵌IP芯核,提出了支持内嵌IP芯核测试的片上网络路由器结构,分析讨论了测试模式下的无拥塞路由算法,片上网络路由器分析模型以及在片上网络平台上的测试存取链配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络,建立了片上网络测试平台,可用于分析被测芯核的测试时间和路由/交换算法。最后,使用测试基准电路集ITC’02中的微系统芯片基准电路d695进行了实验验证。     

基于SystemC的三维片上网络仿真器设计

多处理器片上系统对通信带宽的要求与日俱增,结合三维集成电路和片上网络的优点,三维片上网络(3DNoC)被提出以满足高性能、多功能、缩小芯片面积等设计要求。为了在设计初期进行系统的性能仿真,建立1个周期精确的可配置仿真器显得尤为重要。基于SystemC环境设计了1个系统级三维片上网络仿真器,该仿真器包括处理器模块、存储器模块和互联结构模块,并且支持并行程序在仿真器上运行,能够在设计初期对加载了应用程序后的系统性能进行仿真。使用该仿真器,可以进行三维片上网络的互联结构,路由算法和程序运行性能等方面的探索和研究。     

基于关键IP核加固的片上网络容错机制

片上网络中的路由器故障将导致与其相连的IP核不能通信,严重影响了片上网络的性能.因此提出一种基于片上网络2D-mesh结构的容错机制,通过将关键IP核的资源网络接口与相邻节点的资源网络接口相连进行IP核的加固,在每个路由器的各个端口中配置邻居节点状态寄存器标示邻居节点的好坏,在路由计算时通过检查寄存器绕过故障路由器,同...     

基于“包-电路”交换的双环片上网络设计

针对包交换片上网络(NoC)在大量数据通信情况下性能较差的弱点,提出了一种基于“包-电路”(PCC)交换的环形拓扑结构片上网络(DRNoC)设计架构。首先这种双环形拓扑结构由内外两环构成,可实现环内或环间双向通信,环上节点数目可拓展。其次DRNoC路由器通道可配置为桥节点或环节点路由器两种类型,相比于2D-Mesh型通道数减少,结构更加简单,资源消耗更少。最后提出了针对DRNoC的双环动态路由算法(DDRA),该算法无需在每个路由节点都进行输出方向的译码判断,在头包建立受阻时,根据网络情况选择其他路由路径,最大程度保证数据同环传输基础上跨环传输,有降低头包建立的等待时间,提高吞吐率。实验表明,在大量数据通信情况下,搭载DDRA算法的DRNoC的硬件资源开销降低的同时能够降低网络平均包延时提升平均吞吐率,有效地改善了网络性能。     

Torus拓扑结构的双端口NoC模型与性能分析

为了充分利用片上网络的并行通信能力,挖掘网络带宽利用率,设计了一种高性能的双端口片上网络。该网络中每个路由节点提供两个本地端口,每个资源节点采用对角线的方式接入到网络中两个路由节点上,并针对这种接入结构提出一种目的节点切换方法用于提高网络的并行通信能力。同时,为进一步提高新路由结构的性能,将双端口路由节点引入Torus结构,构造了基于Torus的双端口网络的模型,并对其进行性能评估。实验结果表明,基于Torus结构的对角线双端口NoC在单目事物实验中较单端口网络平均吞吐量和平均包延迟最大改善了83.3%和55.9%,在双目事物实验中较同一维序双端口网络平均吞吐量和平均包延迟最大改善了91.1%和54.3%。     

NoC中负载均衡的AVOQ路由器设计

针对片上网络中使用虚拟输出队列(VOQ)机制的路由器在网络拥塞时存在的头阻塞问题,提出负载均衡的AVOQ路由器架构。首先,输入缓冲区仍使用VOQ机制来处理头阻塞问题。其次,在路由计算模块自适应地选择输出端口,确保数据从较不拥塞的端口输出;在单个虚通道内自适应地读取数据包,确保下游不拥塞的流量能够在网络里流通。实验结果表明,相较于虚通道路由器和VOQ路由器,AVOQ路由器平均延时最多减少83.2%和57.1%,吞吐率最多增加72.7%和33.3%,功耗和面积开销可接受。该方案通过两个层级的自适应均衡全网的流量分布,缓解拥塞,进而降低头阻塞出现的可能性,并在头阻塞出现时消除其影响,提升网络性能。     

WiNoC中协同拥塞控制的高性能路由器设计

无线路由器作为无线片上网络中无线通信的关键部件,若出现拥塞将会严重影响网络性能。基于此,提出一种协同拥塞控制的路由器(C~3WR)设计方案。该设计针对无线接口接收端缓冲区拥塞,首先通过无线输入端口与本地其他输入端口缓冲区级联的方式,为拥塞的数据提供多路径传输,其次提出WCC算法分流数据包缓解无线接收端拥塞。针对无线接口发送端缓冲区拥塞,采用动态路由策略,降低对拥塞无线路由器的流量注入率。实验结果表明,相较于对比对象,C~3WR路由器吞吐率最多增加33.80%,网络延时最多降低33.17%,面积功耗开销可接受。该方案以协同拥塞控制的方式均衡网络流量分布,保证了系统的性能又充分利用了可用资源。     

片上可重构阵列容错方法研究

设计了一种具有容错能力的可重构阵列,它以2D-Mesh型片上网络(Network-on-Chip,No C)路由器作为互连单元,以精简指令集的处理器为计算单元,这种结构适用于数字信号处理等应用领域。对于阵列互连结构中的瞬态故障,采用三模冗余、扩展海明码和检错重传的方法对其进行容错,使用连线内建自测试(build-in self-test)与自修复及自适应路由的方法对互连结构中的永久故障进行容错。对于计算单元失效的情况,模仿生物体胚胎细胞的分化机制,通过调整相关配置信息实现计算任务的重新分配,从而实现容错。将一个19阶的音频FIR带通滤波器映射到3×3的容错可重构阵列上,分别对其运算和容错能力进行了验证,结果表明系统可以实现预期的运算功能,且具有较强的容错能力。     

WiNoC中拥塞避免的低功耗路由器设计

无线片上网络中无线路由器承担着大量的数据通信任务,容易产生拥塞,影响网络性能。基于此,设计了一种拥塞避免的低功耗路由器。首先,在无线接收缓冲区与路由器的输入缓冲区之间添加数据包分流模块,将无线接收端的大量数据包,存储到空闲端口输入缓冲区;其次,添加全局仲裁模块,授权无线发送端口拥塞度较高的无线路由器,优先使用无线信道;最后,对无通信任务的无线收发器组件进行功率门控。实验结果表明,该方案使得网络的吞吐率最多增加了25%,网络延时最多降低40%,功耗最多降低33.87%,面积开销稍有增加。该设计有针对性地解决了高负载引起的无线收发端拥塞问题,提升了网络整体性能。     

基于故障感知容错路由算法的可重构架构设计

当路由器发生永久性故障时会影响网络的通信性能,现有的容错方法大多都是采用重路由策略,绕行路径的不确定性不仅会带来较长的绕行延迟甚至故障节点周围形成热点导致死锁。针对二维网状网络中的各种故障情况,设计了一种新的路由器架构——DRRA,通过添加的组件将不同的输入端口和输出端口连接起来,并定义了3种不同的具体连接方式,当数据包遇到故障节点时,会根据具体故障位置及路由信息选择合适方式直接绕过该故障节点,保证网络的连接性。实验结果表明,本文所提出的方案与其他容错方案性比不会产生过多的硬件开销,并且在网络存在多个故障节点的情况下保持良好的性能和可靠性。在热点流量模式下,本文提出的方案与ReRS方案相比可以降低57.4%的平均数据包传输延迟,与MiCoF相比可以降低38.9%的平均数据包传输延迟。     

片上网络通信中过热点的弱化方法

提出一种能够弱化片上网络通信过程中过热点的方法。过热点会导致通信延时和router的功耗增大,在NoC中需要尽可能的减少过热点的出现。通过增加通信量较大的IP核所连接的router数目和设计新的通信路由算法减少过热点的发生。在4×4Mesh结构上仿真了所提Ⅲ的方案,统计了数据传输延时和单个router的最大交换次数。实验结果表明,这种方法能够有效的减小数据传输延时和片上router的平均功耗,并且能够有效的降低NoC中过热点出现的可能性。     

3D NoC中柔性可配置的高可靠路由器设计

三维片上网络中路由器发生故障及拥塞等可靠性问题,会影响整个网络性能。因此针对路由器输入缓存的故障和拥塞问题,提出一种柔性(flexible)可配置的高可靠路由器架构。每条输入链路和2个相邻的输入缓存相连。通过建模,根据具体的故障和拥塞情况,选择合适的输入缓存路径,实现部分缓存的共享。不仅能达到路由器故障的容错目的,还能在网络重负载的情况下有效的解决网络拥塞问题。实验结果表明,方案相较于传统路由器方案,在一般传输模式和0.5 filts/node/cycle的注入率下,无故障时平均时延下降了81.89%,2个数据分配器故障时平均时延下降了87.38%。在网络出现故障和拥塞时,方案具有明显的优势,很好的保证了整个网络的高可靠性以及低时延。     

层次型结构片上网络测试方法研究

使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。     

NoC 中基于数据包分类的功率门控策略

随着制造工艺的精进,静态功耗逐渐成为路由器的主要功耗来源之一。 针对基于片上网络架构的多核系统高功耗问 题,提出了一种基于数据包分类的功率门控策略,并修改了路由器架构。 首先对数据包进行分类,其次利用旁路对分类数据包 进行不同的处理,来绕过休眠路由器,从而降低由于功率门控的应用而导致的额外数据包延迟和功耗。 旁路可以保证路由器休 眠时的数据包传输,增加休眠路由器的休眠时间,减少静态功耗。 数据包的分类处理使得路由器的休眠和唤醒更加合理高效。 仿真结果表明,本文方案能明显减少路由器的静态功耗和网络的延迟,相比传统的功率门控技术,最大减少 72. 4%静态功耗和 16. 8%平均数据包延迟;相比经典的采用功率门控的旁路路由器,减少 12. 4%静态功耗和 4. 7%平均数据包延迟。 路由器的额 外硬件开销仅增加了 3. 2%。     

片上网络互联的划分测试

在伪穷举测试的基础上,提出了一种片上网络互联的划分测试。将片上的资源（主要是路由器和通道）按一定的方法划分为4个区,然后采用伪穷举测试的方法分别对每个分区进行测试。实验证明,随着芯片规模的增大,本方法比伪穷举测试减少了测试时间和测试包数,降低了测试功耗,缩小了片上报错的范围。另外,本文还在划分测试的基础上提出了一种错误定位的方法,可以将出错的路由器或通道定位到出错分区的具体位置。     

基于SpaceWire时间码备份路由器实现与分析

SpaceWire是由欧空局提出的新一代总线技术,作为新一代总线技术SpaceWire在链路故障检测、故障恢复等方面得到了加强［1］。同时为了解决链路拥堵和减少网络传输延时［2］,SpaceWire D提出了在网络中流通时间码、调度表的运作机制。航天领域对设备的可靠性有着严格要求,路由器作为网络中不可缺少的组成部分,路由器的可靠性影响着通信系统的可靠性［3］。本方案在改写Dundee 路由IP核后实现一个路由器的基础上提出单板双路由结构,利用SpaceWire标准时间码保留位其中的一位与路由器模式切换相结合,达到实现路由器的热备份功能的目的,从而提高SpaceWire路由器的可靠性。最后通过测试平台加以测试证明路由的模式切换功能可以正常工作,并通过分析比对说明本方案提出的备份方案提高了路由器的可靠性。     

混合交换机制NoC系统建模和仿真速度优化

片上网络(NoC)系统级建模不仅可以提供高效的仿真环境,还可用于NoC设计空间探索研究。仿真速度是影响NoC性能的关键因素之一。设计了一种支持包-电路交换的NoC系统级模型并对其进行了优化。通过对仿真中的资源(模块数、线程数和信号数)进行定量分析,我们提出了一种弱化路由结点层次结构、进程归并和交叉开关虚拟化的优化方法。实验结果表明,优化后的仿真时间比原先最多减少了60.7%,平均减少了48.93%。     

光片上网络MRR故障检测方法研究

光片上网络(photonic network-on-chip,PNoC)是下一代片上网络互联的趋势和典范,MRR(microring resonator)是PNoC中的关键器件,然而由于制造缺陷,且MRR对温度波动高度敏感,MRR极易发生故障,如何检测MRR故障是十分重要并亟待解决的问题。针对该问题提出了一种基于故障检测图的MRR故障检测方法,将n端口的光路由器建模为完全加权有向图并且建立MRR故障模型,通过完全加权有向图与故障模拟,确定基于MRR故障模型和故障检测图的故障检测方法。实验结果证明,在单故障和双故障模拟下,该方法均能够获得满意的故障覆盖率。     

华硕服务器组建专业级双线路由器解决方案

校园网络环境作为典型应用中最为复杂的应用环境之一，对路由器的需求也相对苛刻。我们以校园网络环境应用为例，在保证高性能以及高稳定性的前提下，兼顾低成本，以华硕RS100-X5／P12为基础硬件平台，打造一台梦幻组合的软路由。     

基于切换系统理论的终端能量路由器能量路由控制方法研究

终端能量路由器是能源互联网中一种重要的能量路由设备,构建其能量路由拓扑的最有效途径是采用基于电力电子变流技术的固态变压器。能量路由拓扑确定之后,能量路由控制技术直接决定着其运行特性。针对终端能量路由器能量路由的混成系统特性,使用基于混成系统理论的切换系统理论进行终端能量路由器能量路由控制。首先详细分析了终端能量路由器能量路由拓扑结构、工作原理。然后,深入分析了能量路由器能量路由的切换系统行为特征,建立了其切换系统模型。其次,结合空间矢量脉宽调制技术提出终端能量路由器多模态切换控制方法。最后,通过Matlab/Simulink仿真平台搭建模型验证所提控制方法的有效性。理论分析和仿真表明,该方法充分考虑了终端能量路由器运行过程中离散变量与连续变量的相互作用,具有切换时间短、切换过程平稳的特点,从而优化了动态调节特性,提高了控制跟踪速度和控制精度。