利用ISE-TCAD分析和设计SCR结构的片上静电保护电路

传统的片上静电放电(ESD)保护电路设计主要基于尝试性和破坏性的实验,这种方法不利于产品的推出[1]。提出使用ISE-TCAD工具对ESD保护电路进行模拟和优化,以快速地获取面积参数。并以某一典型0.6μm CMOS工艺的可控硅整流器(SCR)结构为例,进行ESD人体放电模型的模拟和面积估算,达到了缩短设计周期,和增加设计成功率的目的。     

高性能集成电路在片ESD保护设计与评价

本文详细介绍了在片静电泄漏(ESD)保护设计的各种技术,包括 ESD 测试模式,ESD 失效机理,ESD 保护结构,ESD 器件模拟,ESD 模拟,ESD 版图设计,ESD 与内部电路的接口等,并给出了 ESD 设计检查清单。     

一种CMOS新型ESD保护电路设计

金属氧化物半导体(MOS)器件的缩放技术使集成电路芯片面临着严重的静电放电(ESD)威胁,而目前采用的ESD保护电路由于电流集边效应等原因,普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理,基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路,其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明,相对于相同尺寸栅极接地结构ESD保护电路,新型ESD保护电路在降低35%芯片面积的同时,抗ESD击穿电压提升了32%,能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。     

适用于模拟及模数混合IC的ESD保护结构

本文介绍两种适合于高频 CMOS 模拟电路的 ESD 保护结构,即用于模拟电路的 ESD保护结构和集总(all-in-one)ESD 保护结构。模拟 ESD 保护结构用于保护模拟输入和输出端,适合于电流模式、高频和高分辨率电路。集总 ESD 保护结构适合于高速、射频和混合信号集成电路。     

基于SCR的双向ESD保护器件研究

可控硅整流器件(SCR)结构用于集成电路的静电放电(ESD)保护具有提高保护效率,减小芯片面积和降低寄生参数的优点.对基于SCR的双向ESD保护器件进行了研究;建立了一种ESD保护器件仿真设计平台,对该器件的结构、关键参数和性能进行了系统的仿真和优化.得到的改进器件不仅对ESD人体模型(HBM)的保护性能好,引入电路的寄生效应小,而且ESD保护的各关键性能参数也可以方便地进行调整.     

一种ESD保护结构的集总参数模拟方法

文章提出了一种通过集总参数电路对ESD保护结构进行模拟的方法。利用HSPICE电路模拟软件，对ESD保护结构进行了集总参数模拟，获得了保护结构在ESD事件中的功率和温度分布。     

用于双极电路ESD保护的SCR结构设计失效分析

针对目前双极电路的ESD保护需求,引入SCR结构对芯片进行双极电路ESD保护。通过一次流片测试,发现加入SCR结构的电路芯片失效,SCR结构的I-V特性曲线未达到要求。从设计问题和工艺偏差两方面入手,分析了失效原因,通过模拟仿真,验证了失效是因为在版图设计时为节省版图面积,将结构P阱中NEMIT扩散区域边上用来箝位的电极开孔去掉造成的,并非工艺偏差导致的。通过二次流片测试,验证了失效原因分析的正确性,SCR器件结构抗ESD电压大于6kV,很好地满足了设计要求。     

一种改进型MLSCR-ESD结构设计分析

集成电路中半导体器件的特征尺寸不断减小,集成电路对ESD的冲击更加敏感。静电防护成为集成电路中最重要的可靠性指标之一,ESD保护结构也成为芯片设计中的难题。随着集成电路规模的增大,芯片引脚增多,大量面积被用于ESD保护电路,导致成本提高。可控硅结构的ESD保护器件相比其他已知保护结构具有最高的单位面积ESD性能,因此成为低成本片上ESD设计方案的首选。针对改进型横向SCR (MLSCR,又称N+桥式SCR)的ESD保护结构,对其关键特性指标结合理论分析与实验数据进行分析。基于某0.18μm 5 V CMOS工艺的流片结果,对SCR结构的工作原理以及关键的触发电压、保持电压参数进行说明,并提出改进方案。     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

深亚微米混合信号全芯片ESD电路设计

随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战.从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计.设计中分析了传统输出端保护可能存在的问题,并采用稳妥的方法对输出端进行了保护.这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的.设计采用TSMC 0.18 μm工艺,测试结果验证了该设计的有效性.     

基于STNMOS的混合电压I／O接口ESD保护

混合电压I／O接口的静电放电（electrostaticdischarge,ESD）保护设计是小线宽工艺中片上系统（SoC）设计的主要挑战之一。混合电压I／O接口的片上ESD保护既要避免栅氧可靠性问题,又要防止不期望的泄漏电流路径产生。这篇论文讨论了基于堆叠NMOS（Stacked—NMOS,STNMOS）的混合电压I／O接口的ESD保护设计构思和电路实现,通过不同ESD保护设计方案的比较,提出了一个最有效的保护方案。     

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明：在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通．因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。     

深亚微米CMOS电路多电源全芯片ESD技术研究

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。     

0.6μm SOI NMOS器件ESD性能分析及应用

ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性能进行分析,结果表明：SOI NMOS器件不适合...     

A review on RF ESD protection design

Radio frequency (RF) electrostatic discharge (ESD) protection design emerges as a new challenge to RF integrated circuits (IC) design, where the main problem is associated with the complex interactions between the ESD protection network and the core RFIC circuit being protected. This paper reviews recent development in RF ESD protection circuit design, including mis-triggering of RF ESD protection structures, ESD-induced parasitic effects on RFIC performance, RF ESD protection solutions, as well as characterization of RF ESD protection circuits.     

A mixed-mode ESD protection circuit simulation-design methodology

On-chip electrostatic discharge (ESD) protection design becomes a major design challenge as IC technologies continue to migrate into very-deep-submicron (VDSM) regime. However, trial-and-error approaches still dominate in ESD protection circuit design. This paper discusses a new mixed-mode ESD protection simulation-design methodology, aiming to design prediction, which involves multiple-level coupling in ESD protection simulation by solving complex electrothermal equations self-consistently at process, device, and circuit levels in a coupled fashion to investigate ESD protection circuit details without any pre-assumption. Practical ESD protection design examples, implemented in commercial 0.18/0.35-/spl mu/m CMOS and BiCMOS processes, are presented.     

Overview on electrostatic discharge protection designs for mixed-voltage I/O interfaces: design concept and circuit implementations

Electrostatic discharge (ESD) protection design for mixed-voltage I/O interfaces has been one of the key challenges of system-on-a-chip (SOC) implementation in nano-scale CMOS processes. The on-chip ESD protection circuit for mixed-voltage I/O interfaces should meet the gate-oxide reliability constraints and prevent the undesired leakage current paths. This paper presents an overview on the design concept and circuit implementations of the ESD protection designs for mixed-voltage I/O interfaces without using the additional thick gate-oxide process. The ESD design constraints in mixed-voltage I/O interfaces, the classification and analysis of ESD protection designs for mixed-voltage I/O interfaces, and the designs of high-voltage-tolerant power-rail ESD clamp circuit are presented and discussed.     

Whole-chip ESD protection design with efficient VDD-to-VSS ESDclamp circuits for submicron CMOS VLSI

A whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuits is proposed to provide a real whole-chip ESD protection for submicron CMOS IC's without causing unexpected ESD damage in the internal circuits. The efficient VDD-to-VSS ESD clamp circuit has been designed to provide a low-impedance path between the VDD and VSS power lines of the IC during the ESD-stress condition, but this ESD clamp circuit is kept off when the IC is under its normal operating condition. Due to the parasitic resistance and capacitance along the VDD and VSS power lines, the ESD-protection efficiency is dependent on the pin location on a chip. Therefore, an experimental test chip has been designed and fabricated to build up a special ESD design rule for whole-chip ESD protection in a 0.8-μm CMOS technology. This whole-chip ESD protection design has been practically used to rescue a 0.8-μm CMOS IC product with a pin-to-pin HBM ESD level from the original level of 0.5 kV to become above 3 kV     

抗辐照SOI256kB只读存储器的ESD设计

ESD设计技术已成为业界提升SOI电路可靠性的一个瓶颈技术。文章介绍了一款具有抗辐照能力、基于SOI／CMOS工艺技术研制的容量为256kB只读存储器电路的ESD设计方案。结合电路特点详细分析了其ESD设计的难点,阐述了从工艺、器件和电路三个方面如何密切配合,进行SOI电路ESD设计的分析思路和解决方法。电路基于0．8...     

Electrostatic discharge protection scheme without leakage current path for CMOS IC operating in power-down-mode condition on a system board

A new design on the electrostatic discharge (ESD) protection scheme for CMOS IC operating in power-down-mode condition is proposed. By adding a VDD_ESD bus line and diodes, the new proposed ESD protection scheme can block the leakage current from I/O pin to VDD power line to avoid malfunction during power-down-mode operating condition. During normal circuit operating condition, the new proposed ESD protection schemes have no leakage path to interfere with the normal circuit functions. The whole-chip ESD protection design can be achieved by insertion of ESD clamp circuits between VSS power line and both VDD power line and VDD ESD bus line. Experimental results have verified that the human-body-model (HBM) ESD level of this new scheme can be greater than 7.5 kV in a 0.35-μm silicided CMOS process. Furthermore, output-swing improvement circuit is proposed to achieve the full swing of output voltage level during normal circuit operating condition.