倒装SRAM型FPGA单粒子效应防护设计验证

在倒装芯片的单粒子效应防护设计验证中,重离子在到达器件敏感区前要经过几百微米的衬底材料,需要计算器件敏感区中离子的线性能量传输(LET)值。采用兰州重离子加速器加速的55 MeV/μ58Ni离子对基于倒装的Xilinx公司550万门现场可编程门阵列(FPGA)实现的典型系统的单粒子效应防护设计进行了试验验证,采用SRIM、FLUKA和GEANT等不同方法对试验中的LET值进行了分析,同时将SRIM分析的典型结果与基于磁偏转飞行时间法的试验数据进行了比较,发现与现有的重离子分析结果有一定差异。因此在防护验证中采用离子LET作为主要参数的情况下,应对重离子(尤其是高能段)的LET的计算方法进行约定,以规范试验过程,增强数据的可比性。     

浮栅器件的单粒子翻转效应

基于中国原子能科学研究院的HI-13加速器,利用不同线性能量传输(LET)值的重离子束流对4款来自不同厂家的90 nm特征尺寸NOR型Flash存储器进行了重离子单粒子效应试验研究,对这些器件的单粒子翻转(SEU)效应进行了评估。试验中分别对这些器件进行了静态和动态测试,得到了它们在不同LET值下的SEU截面。结果表明高容量器件的SEU截面略大于低容量的器件;是否加偏置对器件的翻转截面几乎无影响;两款国产替代器件的SEU截面比国外商用器件高。国产替代器件SEU效应的LET阈值在12.9 MeV·cm²/mg附近,而国外商用器件SEU效应的LET阈值处于12.9~32.5 MeV·cm²/mg之间。此外,针对单粒子和总剂量效应对试验器件的协同作用也开展了试验研究,试验结果表明总剂量累积会增加Flash存储器的SEU效应敏感性,分析认为总剂量效应产生的电离作用导致了浮栅上结构中的电子丢失和晶体管阈值电压的漂移,在总剂量效应作用的基础上SEU更容易发生。     

基于三维模型的InGaP/GaAs HBT单粒子效应仿真

为全面评估航天型号用元器件的抗辐射性能,对InGaP/GaAs异质结双极晶体管(Heterojunction Bipolar Transistor,HBT)的单粒子效应进行了仿真研究。首先,介绍了空间辐射环境中重离子诱发器件产生单粒子瞬态脉冲的机理。然后,建立了InGaP/GaAs HBT器件三维仿真模型,并利用蒙特卡罗方法模拟了不同能量的C、F、Cl、Br、I等重离子在器件中的射程和LET值。最后,基于ISE-TCAD仿真软件对器件的单粒子瞬态脉冲电流曲线进行了仿真和分析。结果表明:重离子在器件中产生的集电极瞬态脉冲电流可达几百微安,集电极瞬态脉冲电流与重离子的能量成反比,与离子的原子序数成正比。由此可知,InGaP/GaAs HBT器件对单粒子效应比较敏感,且对不同重离子的敏感程度不同。这可以为航天型号用元器件的设计选型和可靠性评估提供技术支撑。     

基于激光背部辐照方法的小尺寸器件的单粒子效应特性

本文基于脉冲激光背部辐照试验方法,测试了小尺寸器件的单粒子翻转与闩锁特性,以克服高集成度器件日益增加的金属布线层对激光试验的影响。研究了SRAM器件存储的数据类型对器件单粒子翻转阈值与截面的影响特性。试验测试了深亚微米器件微闩锁效应的电流变化特征。建立了一种激光能量与重离子LET值对应关系的经验公式,用于评估小尺寸器件的等效激光LET值。此外,利用激光背部辐照试验方法,初步试验研究了90nmSOI工艺PowerPC微处理器的单粒子翻转特性。     

温度对SRAM器件单粒子翻转重离子测试的影响

本文基于单粒子效应地面重离子模拟实验,选取体硅SRAM与SOI SRAM两种待测器件,在兰州重离子加速器上（HIRLF）研究了温度对单粒子翻转测试的影响。用12C粒子对体硅SRAM器件的温度实验显示,单粒子翻转截面易受温度的影响。对于SOI SRAM器件,12C粒子测得的单粒子翻转截面随温度升高有显著的增大,但209Bi 粒子测得的单粒子翻转截面却随温度保持恒定。用Monte Carlo的方法分析了温度对单粒子翻转测试的影响规律,发现在单粒子翻转阈值LET附近温度对单粒子翻转截面有大的影响,但是随着单粒子翻转的发生接近于饱和,单粒子翻转截面渐渐的表现出低的温度依赖性。基于该模拟结果,我们对实验数据进行了分析,同时提出了一种准确评估在轨翻转率的合理方法。     

运放和光耦的单粒子瞬态脉冲效应

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲（SET）效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.     

运放和光耦的单粒子瞬态脉冲效应

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲(SET)效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.     

粒子入射条件对28nm SRAM单元单粒子电荷共享效应影响的TCAD仿真研究

利用器件仿真工具TCAD,建立28 nm体硅工艺器件的三维模型,研究了粒子入射条件和器件间距等因素对28 nm体硅工艺器件单粒子效应电荷共享的影响规律。结果表明,粒子LET值增大、入射角度的增大、器件间距的减小和浅槽隔离(STI)深度的减少都会增加相邻器件的电荷收集,增强电荷共享效应,影响器件敏感节点产生的瞬态电流大小;SRAM单元内不同敏感节点的翻转阈值不同,粒子LET值和入射角度的改变会对SRAM单元的单粒子翻转造成影响;LET值和粒子入射位置变化时,多个SRAM单元发生的单粒子多位翻转的位数和位置也会变化。     

SRAM激光微束单粒子效应实验研究

结合器件版图,通过对2 k SRAM存储单元和外围电路进行单粒子效应激光微束辐照,获得SRAM器件的单粒子翻转敏感区域,测定了不同敏感区域单粒子翻转的激光能量阈值和等效LET阈值,并对SRAM器件的单粒子闭锁敏感度进行测试.结果表明,存储单元中截止N管漏区、截止P管漏区、对应门控管漏区是单粒子翻转的敏感区域;实验中没有测到该器件发生单粒子闭锁现象,表明采用外延工艺以及源漏接触、版图布局调整等设计对器件抗单粒子闭锁加固是十分有效的.     

Buffer单元单粒子效应及其若干影响因素研究

基于标准0.13μm工艺使用Sentaurus TCAD软件采用3D器件/电路混合模拟方式仿真了buffer单元的单粒子瞬态脉冲。通过改变重离子的入射条件,得到了一系列单粒子瞬态电流脉冲(SET)。分析了LET值、入射位置、电压偏置等重要因素对SET峰值和脉宽的影响。研究发现,混合模式仿真中的上拉补偿管将导致实际电路中SET脉冲的形状发生明显的变化。     

偏振相机的光学定标方案研究

偏振相机内部的多个光学表面会改变入射光束的偏振状态,并且改变的程度与入射光束的偏振态、视场角和方位角等因素有关。通过研究偏振光束与光学成像器件的相互作用,推导了考虑光学系统偏振效应的通用辐射模型,并基于辐射模型简要描述了目标偏振信息的反演方法及模型参数分离定标研究,给出了偏振相机的光学定标方案,确立了偏振相机输出与入射光束Stokes参量（I,Q,U）的定量关系,消除仪器自身的偏振效应,准确反演目标的偏振信息,为偏振遥感图像的定量化应用研究奠定基础。     

CD读取系统模拟前端处理器的设计与实现

随着多媒体技术的不断进步，大容量存储媒介CD的应用越来越广泛。在CD读取系统中，数据的读取速度对其性能影响很大。文章设计并实现了一个应用于CD读取系统的CMOS模拟前端处理器，该处起器包括RF信号处理电路、自动光功率控制电路和错误检测电路，最高可达48X速。     

Seasat Synthetic-Aperture Radar Data Reduction Using Parallel Programmable Array Processors

This paper presents a digital signal processing system that produces the SEASAT synthetic-aperture radar (SAR) imagery. The system consists of a SEL 32/77 host minicomputer and three AP-120B array processors. The partitioning of the SAR processing functions and the design of softwae modules is described. The rationale for selecting the parallel array processor architecture and the methodology for developing the parallel processing scheme on this system is described. This system attains a SEASAT SAR data reduction speed of 2.5 h per 25-m resolution 4-look and 100 km X 100 km image frame. A prelininary performance evaluation of this parallel processing system and potential future applications for remote sensing data reduction are described.     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

光学薄膜与系统的偏振控制

在先进遥感仪器的性能表征中,偏振灵敏度是很重要的性能指标之一,它在量化高精度遥感信息反演中非常重要。光学薄膜是仪器偏振灵敏度控制中非常重要的一种手段。基于薄膜光学的传输矩阵理论,根据偏振灵敏度控制要求开展了几类光学薄膜的设计、分析和研制工作,主要包括金属反射膜、介质-金属-介质分色膜、介质分色膜、增透膜和带通滤光膜等。给出了一些已研制光学薄膜的偏振灵敏度控制的实测结果和以此研制的遥感仪器的系统偏振灵敏度的控制情况。     

An energy-efficient analog front-end circuit for a sub-1-V digital hearing aid chip

A low-power energy-efficient adaptive analog front-end circuit is proposed and implemented for digital hearing-aid applications. It adopts the combined-gain-control (CGC) technique for accurate preamplification and the adaptive-SNR (ASNR) technique to improve dynamic range with low power consumption. The CGC technique combines an automatic gain control and an exponential gain control together to reduce power dissipation and to control both gain and threshold knee voltage. The ASNR technique changes the value of the signal-to-noise ratio (SNR) in accordance with input amplitude in order to minimize power consumption and to optimize the SNR by sensing an input signal. The proposed analog front-end circuit achieves 86-dB peak SNR in the case of third-order /spl Sigma//spl Delta/ modulator with 3.8-/spl mu/Vrms of input-referred noise voltage. It dissipates a minimum and maximum power of 59.4 and 74.7 /spl mu/W, respectively, at a single 0.9-V supply. The core area is 0.5 mm/sup 2/ in a 0.25-/spl mu/m standard CMOS technology.     

基于0.13μm CMOS工艺的无源RFID标签模拟前端电路设计

设计了13.56 MHz频段无源射频识别电子标签的模拟前端电路,采用常规0.13 μm含EEPROM的CMOS工艺,设计了一种箝位电路,能够实现采用常规5 V器件耐射频识别芯片感应的高压功能,整个芯片实现了射频识别标签通信时所需的稳定电源电压提供、载波中信号的提取、芯片时钟恢复和反向调制信号发射的全部功能.     

A single-chip NMOS analog front-end LSI for modems

Presents a fully integrated analog front-end LSI chip which is an interface system between digital signal processors and existing analog telecommunication networks. The developed analog LSI chip includes many high level function blocks such as A/D and D/A converters with 11 bit resolution, various kinds of SCFs, an AGC circuit, an external control level adjuster, a carrier detector, and a zero crossing detector. Design techniques employed are mainly directed toward circuit size reductions. The LSI chip is fabricated in a 5 /spl mu/m line double polysilicon gate NMOS process. Chip size is 7.14/spl times/6.51 mm. The circuit operates on /spl plusmn/5 V power supplies. Typical power consumption is 270 mW. By using this analog front-end LSI chip and a digital signal processor, modern systems can be successfully constructed in a compact size.     

DIFFS: A Low Power,Multi-Mode,Multi-Standard Flexible Digital Front-End for Sensing in Future Cognitive Radios

Cognitive Radios provide communication devices with the flexibility to adjust to varying network and channel conditions. For this to be fully realizable spectrum sensing and signal reception have to happen simultaneously and have to require as little power as necessary to function in handheld devices. This work argues for the need of flexible digital-front ends as indispensable building block, able to perform control operations over the analog front-end and to perform sensing and synchronization procedures without the need of power consuming baseband processors. A low power, reconfigurable digital front-end that supports concurrent synchronization and sensing of high-throughput wireless standards is presented. Multiple operating modes, useful for various communication standards, such as LTE, WLAN and DVB-T are introduced and analyzed. The digital front-end has been implemented in 65 nm CMOS technology resulting in a chip area of 6.4 mm2. Fine grain clock gating allows synchronization at 4 mW and sensing at 7 mW power consumption. Experiments in combination with a reconfigurable analog front-end show that a 1.7 GHz wide frequency band can be scanned based on energy detection in an exceptionally low time window of 10 ms while consuming 13 mW power and that coarse energy detection can speed-up the sensing process. Furthermore, advanced feature detection for DVB-T and LTE signals is implemented and measured. Low power sensing of DVB-T signals shows that a target false alarm rate of 10 % and a detection probability of 90 % at an input power level of?106 dBm while consuming 7 mW power are possible. Synchronization-aided FFT-based LTE sensing with leakage cancellation was experimentally validated for various bandwidths showing a power consumption of maximum 20 mW.