基于FPGA的低功耗高精度DPWM设计

提出了一种基于FPGA实现低功耗、高分辨力数字脉冲调制(DPWM)的设计方案。该方案在获得高分辨力DPWM的同时降低了对系统时钟频率的要求。该方法充分利用了数字时钟管理器(DCM)的倍频及移相功能,而且使DCM模块只在开关周期的1/16工作从而减少系统的功耗。在系统时钟频率为16 MHz,开关频率为1 MHz,实现了11位分辨力的DPWM并通过了FPGA对其的仿真及验证。     

DPWM with High Resolution and Low Power Consumption Based on FPGA

提出了一种基于FPGA实现低功耗、高分辨力数字脉冲调制(DPWM)的设计方案.该方案在获得高分辨力DPWM的同时降低了对系统时钟频率的要求.该方法充分利用了数字时钟管理器(DCM)的倍频及移相功能,而且使DCM模块只在开关周期的1/16工作从而减少系统的功耗.在系统时钟频率为16 MHz,开关频率为1 MHz,实现了11位分辨力的DPWM并通过了FPGA对其的仿真及验证.     

一种FPGA低功耗工作的实现方法

FPGA(Field-Programmable Gate Array)即现场可编程门阵列,作为专用集成电路(ASIC)领域中的一种半定制电路,具有成本低、可在线编程等优势,其并行运算的特点适用于大规模信号处理和数据计算等场合.随着近年来FPGA内部逻辑单元数量的提高以及片上系统的出现,应用范围更加广泛,功耗也相应增加.本文提出了一种FPGA低功耗工作的实现方法,利用外部CPU管理FPGA的电源电路,在FPGA程序挂起时降低动态功耗,特别是对需要电池的便携设备电池供电产品,可有效延长工作时间.     

FPGA热特性建模的实际功率测量法

在时钟频率和门数不断增长的背景下,很多包含高性能FPGA(现场可编程门阵列)的系统通常都需要一个作彻底分析的热模型.我在做一个包含FPGA的项目时,发现自己没有足够的数据来准确判定FPGA的功耗,而我的机械工程向行需要用功耗数据来构建一个系统模型,供Flomerics的Flotherm软件作热分析.     

基于BUFGMUX与DCM的FPGA时钟电路设计

与ASIC(专用集成电路)的时钟电路相比,基于FPGA(现场可编程门阵列)的时钟电路有其自身的特点。FPGA一般提供专用时钟资源搭建时钟电路,相应的综合工具也能够自动使用这些资源,但是针对门控时钟和时钟分频电路,如果直接使用综合工具自动处理的结果,会造成较大的时钟偏差。通过合理使用DCM(数字时钟管理单元)和BUFG-MUX(全局时钟选择缓冲器)等FPGA的特殊资源,手动搭建时钟电路,可以尽可能地减少时钟偏差对电路时序的影响。     

一种FPGA多时钟源管理器的设计与实现

FPGA可编程逻辑器件的高速性能是建立在稳定可靠的时钟之上的,因此时钟管理是FPGA设计中一个非常关键的步骤。文章对FPGA内使用的时钟类型进行了分析,讨论了相近时钟源的切换控制机制;然后探讨了任意频差的不同时钟源切换的问题,利用FPGA内部的CCM(时钟控制模块)对备选时钟源的有效性进行检测,采用VHDL语言设计了不同时钟源的自动切换功能,通过QuartusⅡ软件进行功能仿真,验证了设计的可行性。     

基于FPGA的FIR滤波器设计与实现

微电子技术和计算机技术的飞速发展，使得现代电子系统的设计和应用进入一个全新的时代，基于FPGA的数字系统设计在现代电子系统的设计和应用中占据了越来越重要的作用。FPGA芯片由底层可编程硬件单元、Block Ram资源、布线资源、可配置I／O单元及时钟资源等构成。底层可编程硬件单元一般由触发器(FF)和查找表(LUT)组成，FPGA规模大、频率高，寄存器、触发器资源多，在现代数字系统中比较适合实时性要求高、频率快的系统。     

具有高资源利用率特征的改进型查找表电路结构与优化方法

该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提出一种对映射后网表进行统计的评估优化方法,可以对综合映射后网表进行重新组合,通过预装箱产生优化后网表;最后,对所提结构进行了实验评估和验证。结果表明:与Intel公司Stratix系列FPGA相比,采用该文所提优化结构,在MCNC电路集和VTR电路集下,资源利用率平均分别提高了10.428% 和 10.433%,有效提升了FPGA的逻辑效能。     

并行化改进遗传算法的FPGA高速实现方法

为提高硬件运行速度和资源利用率,利用硬件并行化的思想改进传统算法的处理模式,将遗传算法传统实现方法的控制部分分解到各模块内部,按照流水线模式,应用现场可编程逻辑门阵列(FPGA)高速实现。综合后时钟频率达到137.08 MHz,演化1代需64个时钟周期,即0.467μs。实现结构节约硬件资源,效率高,使大规模遗传算法的高速硬件实现成为可能。     

一种采用四/五输入可配置查找表结构和优化进位链的新型FPGA

本文提出了一种FPGA可编程逻辑单元中新型的查找表结构和进位链结构。查找表被设计为同时支持四输入和五输入的结构,可根据用户需要进行配置,且不增加使用的互连资源;在新型的进位链中针对关键路径进行了优化。最后在可配置逻辑单元中插入了新设计的可配置扫描链。该可编程逻辑单元电路采用0.13μm 1P8M 1.2/2.5/3.3V Logic CMOS工艺制造。测试结果显示可正确实现四/五输入查找表功能,且进位链传播前级进位的速度在同一工艺下较传统进位链结构提高了约3倍,同时整个可编程逻辑单元的面积较之前增大了72.5%。结果还显示,本文设计的FPGA在仅使用四输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4/Virtex 5/Virtex 6/Virtex 7系列FPGA;在仅使用五输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4系列FPGA。     

FPGA片上时钟发生器快速自校准方案

该文提出了一种新颖的基于频率-电压转换技术的锁相环(PLL)快速自校准方案,可用于FPGA片上时钟产生单元内使用多段调谐环形压控振荡器(VCO)的锁相环。文章详细讨论了校准电路及用作时钟发生器的锁相环关键模块的设计,并进行了整体仿真验证。仿真结果说明,系统能够在发生工艺偏差或者参考频率变化时进行快速自校准。该文设计的校准电路及时钟发生器以较低VCO增益获得较宽的频率调谐范围,并具有较快的锁定时间,适于在FPGA器件的片上时钟产生单元中应用。     

多路基于TLK2711高速串行图像数据的传输系统

为提高多路高速串行图像数据传输在航天应用中的FPGA IO利用率,同时克服接收到的多路并行恢复数据相对相位不确定性问题,采用时钟分路器同时为多路TLK2711和FPGA提供低抖动时钟。对于串行数据发送,采用FPGA内部的数字时钟管理单元(DCM)对发送数据的相位进行调整,并采用TLK2711的内部环回功能进行发送数据和时钟相位的动态自适应调整。对于串行数据接收,采用高速异步数据缓存将多路相对相位不确定的数据调理为参考相同时钟,最终转换为满足Camera Link接口协议的图像数据。实验结果表明,采用时钟分路器可大大降低时钟抖动,该传输系统工作稳定可靠,最大传输速率可达6.8Gbit/s。此方法可大大提高FPGA内部的资源利用率,实现多路并行恢复数据的相对确定相位,满足多通道基于TLK2711的高速串行数据的高稳定传输要求。     

Cyclone Ⅲ LS FPGA具有低功耗高安全特性

Altera日前发布了具有安全特性的低功耗新系列FPGA。新的Altera Cyclone Ⅲ LS FPGA在单位面积电路板上具有密度最大的逻辑、存储器和DSP资源。这些器件是功耗最低的FPGA,200K逻辑单元（LE）的静态功耗小于0．25W。Altera亚太区产品市场经理张洵瑜表示,新器件将面向所有市场领域中对功耗和电路板面积非常敏感的应用。     

低功耗浮点FFT处理器的设计

介绍了一种基于现场可编程门阵列(FPGA)的低功耗可配置浮点快速傅里叶变换(FFT)处理器的设计,可进行4点、16点、64点以及256点运算。采用按频率抽取的基–4算法和基于存储器的单蝶形结构。对蝶形运算单元进行优化,减少乘法器的数目,降低了功耗。存储单元采用乒乓存储结构,提高了数据的吞吐率。同时,采用浮点运算提高了处理器的运算精确度。该处理器采用中芯国际(SMIC)0.18 μm工艺库进行综合,功耗为0.82 mW/MHz,并在ACX1329-CSG324 FPGA上实现。     

钟控准静态能量回收逻辑电路

钟控准静态能量回收逻辑 (clocked quasi- static energy recovery logic,CQSERL)只在输入信号导致输出状态发生变化的情况下才对电路节点充电 (或者回收 ) ,不需要在每个功率时钟周期循环充电和回收操作 ;CQSERL是单端输入输出逻辑 ,减小了电路实现代价 .设计了 4位 QSERL 串行进位加法器 (RCA)电路 ,和相应的 CMOS电路进行了功耗比较 .功率时钟为 10 MHz时 ,CQSERL 电路功耗是对应 CMOS电路的 35 % .流片实现了一个简单结构的正弦功率时钟产生电路 ,功率时钟的频率和相位与外接系统时钟相同     

Gabor滤波算法在邻域处理器中的实现

通过对可编辑逻辑门阵列(FPGA)内部乘法器及相应逻辑阵列资源的配置,将Gabor卷积的算法成功嵌入到邻域处理器当中,并通过高级语言的配置,使系统能够支持多种尺寸的卷积运算.实验结果表明,使用EP2C70F896C8型FPGA,在外部时钟为45 MHz、内部时钟为180 MHz的工作频率下,对于一幅120×90的灰度图像进行五尺度八方向的卷积运算(系数为16位复数)总耗时47 ms,相对于使用Matlab软件做相同的卷积计算具有17.6倍的加速比.     

40nm FPGA的功耗管理和优势

随着工艺尺寸的减小,数字逻辑电路的漏电流成为当前FPGA面临的主要挑战.静态功耗增大的主要原因是各种漏电流源的增加.图1所示为随着更小逻辑门长度的技术实现,这些漏电流源是怎样随之增加的.此外,如果不采取专门的功耗措施,较大的逻辑电容和较高的开关频率也会导致动态功耗增大.     

基于AHB总线的多模式低功耗DES/3DES IP核的实现

设计了一种低功耗低资源的DES／3DES加解密软核,可以兼容ECB,CBC,CFB三种模式,具有AMBA AHB总线接口,可以方便集成在一些低功耗SoC下作为加解密数据协处理模块。该软核在90nm工艺130MHz时钟频率下逻辑综合结果为8835门,通过了FPGA验证,最高吞吐量达到416Mbps,表明其为可重用的软核。     

钟控准静态能量回收逻辑电路

钟控准静态能量回收逻辑(clocked quasi-static energy recovery logic,CQSERL)只在输入信号导致输出状态发生变化的情况下才对电路节点充电(或者回收),不需要在每个功率时钟周期循环充电和回收操作;CQSERL是单端输入输出逻辑,减小了电路实现代价.设计了4位QSERL串行进位加法器(RCA)电路,和相应的CMOS电路进行了功耗比较.功率时钟为10MHz时,CQSERL电路功耗是对应CMOS电路的35%.流片实现了一个简单结构的正弦功率时钟产生电路,功率时钟的频率和相位与外接系统时钟相同.     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。