低压化成铝箔箔脆原因及解决途径

适用于50~100 WV铝电解电容器的高比容低压化成铝箔的脆性(简称"箔脆")容易导致电容器的多方面严重质量问题。根据理论分析与实践经验思考,提出了箔脆问题的解决办法。通过改良深度腐蚀工艺与化成过程的液体馈电工艺条件,即通过减弱后期腐蚀强度和降低液体馈电温度,提高了铝箔的夹芯层厚度和均匀性,使耐折弯强度(折曲强度)明显提高,有效地解决了箔脆问题。     

铝电解电容器用阳极化成箔的选用

阳极化成铝箔的质量直接影响铝电解电容器的性能。介绍化成箔的主要性能参数 ,如升压时间、氧化膜稳定耐压值、比容及散差、抗拉强度和折弯强度、表面氯离子残留量等的正确选用。正确选用阳极化成箔对提高电容器产品的质量、降低成本十分重要。     

电容器

0014229铝电解电容器用阳极化成箔的选用[刊]/徒振秋//电子元件与材料.—2000,19(3).—27～28(C)阳极化成铝箔的质量直接影响铝电解电容器的性能。介绍化成箔的主要性能参数,如升压时间、氧化膜稳定耐压值、比容及散差、抗拉强度和折弯强度、表面氯离子残留量等的正确选用。正确选用阳极化成箔对提高电容器产品的质量、降低成本十分重要。参2     

低压铝电解电容器用腐蚀化成箔构效关系研究

本文利用SEM表征了低压铝电解电容器用高比容腐蚀箔的结构,采用立方孔模型建立了低压腐蚀化成箔的结构-性能关系,并通过压汞仪测试对所建模型进行验证。SEM结果表明,低压腐蚀箔呈现海绵状结构,蚀坑保持立方型孔洞。在实用情况下,对于22. 4 V化成电压,最适孔径为0. 20~0. 24μm,最大比容为(185. 3~227. 6)×10^-6F·cm^-2。压汞仪测试结果表明,建立的立方孔洞模型可以反映低压腐蚀箔结构特征。     

50V低漏电流铝电解电容器

阐述铝电解电容器漏电流产生的原因，分析了漏电流回升的问题，采用合理选择阳极箔、化成引线、严格工艺要求、适当老练及开发高品质的电解液等途径。研制成５０Ｖ低漏电流品，并通过了例行试验，取得良好的效果。     

日本铝电极箔制造技术研究的新进展

总结了日本近几年在铝电解电容器电极箔制造工艺上所取得的成果,着重分析阳极箔交流腐蚀中的多级变频复合腐蚀工艺、预处理工艺及阳极箔化成工艺的最新进展。指出目前我国电极箔生产技术在几个方面与日本的差距。     

柠檬酸盐对阳极箔形成速度与比电容的影响

为了提高铝电解电容器用高压阳极箔形成速度与比电容,将水合处理后的腐蚀箔在95℃、2 g/L柠檬酸钠去离子水溶液中浸泡5 min,在530 V电压化成时,形成时间缩短约2 min,化成箔比电容由0.556×10–6 F.cm–2提高至0.584×10–6 F.cm–2,阳极氧化铝膜的结构与性能得到改善。     

1995～2010年VLSI/ULSI对原始硅材料的要求

１９９５～２０１０年ＶＬＳＩ／ＵＬＳＩ对原始硅材料的要求１９９５０３５μｍ１９９８０２５μｍ２００１０１８μｍ２００４０１３μｍ２００７０１０μｍ２０１０００７μｍ晶片直径（ｍｍ）（Ａ）２００２００３００３００４００４００规格参数（在９５...     

电子元件、组件

TN6 99050575电子元件技术展望/陆国权(电子部电子科技情报研究所).电子工程师(江苏)一1 999,(5).一一魂展望了21世纪初国内外电阻器、电容器、线圈、电感、变压器、继电器、连接器、开关、石英晶体及器件、微电机、光电线缆、印制电路板、敏感元件、传感器、电声器件等电子元件的技术和市场发展动向.(许)介绍了铝阳极箔的化成方法及其发展动态,对化成工艺和设备作了简单的分析.认为:用非水体系如丫丁内酷化成液,代替水体系化成液,用铝箔导电与溶液导电组合供电化成来代替单一洪电化成法,都会取得降低化成耗电量、降低化成箔愉电流、提高化…     

铝阳极箔化成技术

介绍了铝阳极箔的化成方法及其发展动态，对化成工艺和设备作了简单的分析。认为：用非水体系如γ丁内酯化成液，代替水体系化成液，用铝箔导电与溶液导电组合供电化成来代替单一供电化成法，都会取得降低化成耗电量、降低化成箔漏电流、提高化成箔比容及提高化成效率等效果。     

高压电极铝箔腐蚀孔洞模型的探讨

利用SEM、TEM观测了高压腐蚀铝箔表面和横截面的形貌,介绍了3种高压电极铝箔的腐蚀孔洞模型:圆孔、方孔、条状凹槽;通过对当前市场上国内、日本的高压高比容电极箔腐蚀孔洞的实际形貌特征进行对比分析,发现:具有实际意义的理想腐蚀孔洞应当具有介于条状凹槽和圆孔之间的形状;通过改进电蚀技术来提高高压电子铝箔的比电容还有相当大的空间;在电蚀过程中抑制簇状并孔发生并促进线状并孔发生以使得腐蚀孔洞呈现条状沟槽形状是今后高压电极箔制造技术的改进与发展方向之一。     

中高压电子铝箔腐蚀系数的研究

分析比较了基于矩形凹槽模型、圆孔隧道模型、正立方孔隧道模型计算出的中、高压电子铝箔腐蚀系数与KDK公司(H100)形成箔实际腐蚀系数的关系。结果表明:中、高压电子铝箔真实理论极限腐蚀系数应介于正立方孔-圆孔理论极限腐蚀系数之间。中压电子铝箔(220～485 V)通过电蚀扩面提高化成箔比电容余地还很大,高压电子铝箔(>485 V)的实际腐蚀系数与理论极限腐蚀系数已经很接近,通过电蚀扩面提高比电容的余地较小。     

铝电解电容器用国产电极箔发展概况

论述铝电解电容器用国产电极箔的现状和发展趋势。分析我国电极箔生产厂家在生产规模、工艺技术和产品质量等方面同国外同行间的差距。探讨国产电极箔的发展前景。     

电源自适应Rail-to-Rail CMOS运算放大器

基于CSMC 0.6 μm标准CMOS工艺,实现了一种电源自适应Rail-to-Rail CMOS运算放大器,其输入级从原理上变“被动地“适应低电压为“主动地“要求低电压.当外部电源电压在2.1V到3.2 V变化时,内部电源电压稳定在1.68 V,最大偏差为5.4%.这样,内部电源电压自适应地稳定在“相交条件“,实现了输入级的跨导Gm为常数:在整个共模(CM)电压变化范围内,输入级跨导的最大变化为9%.Rail-to-rail输出级用两个折叠网格和AB类反馈控制结构实现,使输出级的最低电源电压降到Vgs 2Vds,并使输出静态电流最小.     

高低压兼容单片CMOS驱动器的设计

采用标准n阱硅栅等平面CMOS工艺,将耐压大于200V、吸收电流大于200mA的高压功率VMOS器件与工作在5V电源电压的CMOS控制电路兼容在同一个硅芯片上。分析了电路设计及工艺措施,证明这种技术可以低成本地制作各种低高压兼容电路。     

改进结构的低压低功耗CMOS带隙基准源

提出了一种低电压、低功耗、中等精度的带隙基准源,针对电阻分流结构带隙基准源在低电源电压下应用的不足作出了一定的改进,整体电路结构简单且便于调整,同时尽可能地减少了功耗.该电路采用UMC 0.18 μm Mixed Mode 1.8 V CMOS工艺实现.测试结果表明,电路在1 V电源电压下,在-20～30℃的温度范围内,基准电压的温度系数为20×10-6/℃,低频时的电源电压抑制比为-54 dB,1 V电源电压下电路总功耗仅为3μW.     

基于MBE生长的一种Be掺杂InGaAs基区的新结构InGaP/InGaAs/GaAs DHBT

报道了一种以InGaAs为基区的新结构InGaP/InGaAs/GaAs双异质结晶体管,获得了直流性能良好的器件.其共射直流增益β达到100,残余电压Voffset约为0.4V,膝点电压Vknee约为1V,击穿电压BVceo超过10V,器件的基极和集电极电流理想因子分别为nb=1.16,nc=1.11,可应用于低功耗、高功率领域.     

电解电容器用铝箔腐蚀工艺研究

采用正交实验方法,选择腐蚀溶液的组成、腐蚀电压、腐蚀温度和时间四因素,探索影响环保型铝电解电容器用腐蚀箔性能的工艺参数。结果表明:当ψ(H2SO4∶HCl)为3∶1,电压为8V,温度为85℃,腐蚀时间85s时,可以获得高比容(0.59)高强度(弯折次数140)兼顾的性能。腐蚀溶液的组成、电压是影响腐蚀箔性能的主要因素。     

A 64-kbit dynamic MOS RAM

A 64-kbit dynamic MOS RAM is developed by using 2 /spl mu/m rule VLSI fabrication technology and low power circuit technology. The 2 /spl mu/m rule VLSI fabrication technology is achieved by improving various aspects of the ultraviolet photolithographic, thin-gate oxidation, arsenic ion implantation, and multilevel interconnection processes. Microminiaturization of the device structure has made the voltage requirements for its MOST threshold voltage and DC supply voltages low. A highly sensitive and low power dissipating sense circuit has been developed for the VLSI RAM. A new level-detecting circuit with a logic threshold which is independent of MOST threshold voltage is proposed. A dynamic address-buffer circuit is also shown. The fabricated 64K RAM has 200 ns of access time, 370 ns of minimum cycle time, and 150 mW of power dissipation under typical supply voltage conditions of V/SUB DD/=7 V and V/SUB BB/=-2 V.     

用于通信ASIC的高速BiCMOS逻辑电路

提出了几种通信用BiCMOS逻辑门电路的实现方案。这些逻辑门均可在低电源电压(2.0~3.0 V)下,采用BiCMOS工艺和深亚微米技术精心设计及制作,并经过比较对其作出评价。分析和实验结果表明,所设计的电路不但具有确定的逻辑功能,而且具备高速、低耗、低电源电压和全摆幅的特性,因而完全适用于高速数字通信系统中。