片式减成法30μm／25μm（线宽／间距）COF精细线路的制作

随着晶片封装技术的不断发展,要求基板线路的精细度越来越高,50μm／50μm以下的COF（Chip on Flex）精细线路将成为未来发展的主流,但精细线路的制作一直是FPC生产上的难点,当线路在50μm／50μm以下时,成品率较低难以满足量产化的要求。本文中以公司的现有设备为基础,通过传统片式生产线,选用12μm铜箔作为基材、15μm干膜作为抗蚀层,使用玻璃菲林进行图形转移,同时通过表面处理、改变曝光、显影和蚀刻参数等,对30μm／25μm的精细线路进行研制,并通过金相切片测试仪、三次元测试仪、AOI（Automatic Optical Inspector）等对产品进行检查。结果显示,线宽、蚀刻系数和成品率都能达到小批量生产的要求。     

正交法制作50μm／50μm精细线路工艺参数的优化

在公司批量生产HDI板最小线宽／间距为75μm／75μm能力的基础上制作了线宽／间距为50μm／50μm的精细线路,试验用LDI曝光机曝光后再用正交试验法的L9（3^4）正交表安排了显影速度、蚀刻速度、显影压力、蚀刻压力四因素试验,选取线宽和蚀刻因子作为指标。通过对两个指标的综合分析,试验得到最佳工艺参数为：显影速度为4．0m／min,显影上压力为0．18MPa,下压力为0．15MPa,蚀刻速度为4．5m／min,蚀刻上压力为O．28MPa,下压力为0．25MPa。     

COF（Chip on Film）30μm／30μm精细线路的研制

近年来,随着驱动IC的I/O数量日益增多,芯片I/O端的排列密度也越来越大。为了与间距日益精细的芯片I/O端相适应,COF基板的线宽/间距已经普遍降到50μm以下,尤其是某些内部引线键合(ILB)端,其线宽/间距已经减小到15μm。由于传统的减成法存在不可避免的侧蚀问题,所以用它来制作如此精细的线路存在一定难度。但是使用半加成法就能很大程度的抑制侧蚀现象,它更适合于制作非常精细的线路。文章中,介绍以铜箔厚度仅有2μm的溅射型挠性覆铜板为原材料,采用半加成法制作了最小线宽/间距分别为50μm/50μm和30μm/30μm的精细线路基板。在半加成法的差分蚀刻工艺中,选用硫酸/双氧水蚀刻液来蚀刻去除基材铜,而不是选用常用的盐酸/氯化铜蚀刻液。结果表明,半加成法具有很好的蚀刻性能,其制作出的线路横截面非常接近矩形。即使基板的线宽/间距由50μm/50μm下降到30μm/30μm,线路的横截面依然非常理想,并没有出现向梯形变化的趋势。同时,由于半加成法所需的蚀刻时间非常短,它能很好的保持线宽,使其与设计尺寸一致。     

半加成法制作30μm精细线路及其工艺优化

在公司制程能力为70mm/70mm的工艺条件下,运用半加成法探索进行线宽为30mm的挠性双面板精细线路制作工艺研究。通过正交试验法的L9（34）正交表设计对精细线路制作中的显影速度、显影压力、蚀刻速度、蚀刻压力四个因素进行工艺优化,确定了线宽为30mm的挠性双面板精细线路制作的最佳条件。结果表明,显影速度为主要影响因素。     

用Roll to Roll生产工艺研制精细线路

随着电子技术的蓬勃发展,挠性印制电路板的线路节距正在不断减小。当常规设备批量生产线宽／线距为0．05mm／0．05mm的精细导线图形时,其合格率也并未因生产条件受到严格控制而得到提高。本文结合实际阐述了具有自动化程度高、生产效率、合格率高的Roll to Roll生产工艺,并采用Roll to Roll生产工艺对精细线路进行了研制。     

用正交试验法优化挠性单面板精细线路的工艺

在制成能力为70μm/70μm的设备上探索进行理论线间距为40μm/40μm的挠性板精细线路工艺研究过程中,用正交试验法的L9（34）正交表安排蚀刻速度、曝光能量和显影速度三因素试验。试验发现,显影速度对精细线路影响最大,其最佳工艺优化参数为A1B3C2,即蚀刻速度为5.5 m/min、显影速度为2.8 m/min和曝光能量为60 mj。     

提升精细线路蚀刻良率的方法探讨

针对以减成法制作的印制电路板（PCB）在精细线路中存在部分区域良率较差的情况，通过分析电镀铜厚、干膜显影、蚀刻线的均匀性对良率的影响，找出蚀刻后线宽分布与测试板的电镀铜厚度、显影后干膜宽度及蚀刻均匀性之间的关系。根据实测结果，对非均匀的线宽曝光补偿值进行修订优化。通过实验，在20μm铜厚下将25/25μm线路的局部开路/短路良率从40.91%提升到95.45%，整板的开路/短路良率从88.26%提升到93.94%。优化后较大提升了整板的线宽一致性。     

真空二流体制作35μm/35μm细线路的研究

文章尝试了采用真空二流体蚀刻试做35μm/35μm线路的可行性。经过实验证明:采用DES工艺&搭配合适的蚀刻设备,如真空二流体蚀刻机,可以把细线路制作等级提升到35μm/35μm;能获得大于3的蚀刻因子,局部区域的蚀刻因子更是高达14.99-11.82。此外,3μm铜箔可以获得集中度更高的线宽&更高的蚀刻因子。     

铜表面形貌对HDI精细线路图形转移的影响

文章研究了铜表面形貌对HDI精细线路图形转移的影响。引入了Ra和Rz作为评价表面粗糙度的概念,评价了不同的处理方法得到的不同Ra和Rz对HDI精细线路图形转移的影响。表面平整度（DOP）与表面粗糙度共同构成了表面形貌特征,对线宽／间距（L/S）低于50μm精细线路的影响尤其明显。通过实验对比了不同表面形貌对精细线路形成的影响。     

影响高精细丝网印刷质量的因素

丝网印刷已成为微电子封装厚膜电路生产中的关键工艺技术。为满足微电子封装高精度、高密度的要求,从网版和印刷工艺参数两方面分析了影响高精细丝网印刷质量的因素。通过选用一定规格的不锈钢丝网,涂覆适当厚度的感光膜,开发出适合印刷50μm线宽和线间距的精密印刷网版;优化印刷工艺参数,将其中的刮刀压力、刮刀速度、离网间距分别控制在一定范围内,使印刷图形的变形量减少到200mm±30μm,实现线宽和间距为50μm、边缘清晰的精细印刷。     

用于精细印制电路的无粗糙化铜箔技术

随着电子整机的多功能化、小型化．半导体元器件装配用的基板线条也逐渐趋于微细化。印制电路板一般用的铜箔（以下称为一般铜箔）表面都经过了粗糙化处理．在蚀刻成为线路时．铜箔的粗糙化部分嵌入粘合结构中很难蚀刻干净．所以不适合制作精细线条的印制电路板。为此．日立化成公司研发成功了一种表面不进行粗糙化处理．表面粗糙度在1．5μm以下，表面较平滑适合于制作精细印制电路的铜箔（以下称无粗糙化铜箔）。一般认为．表面平滑的铜箔其抗剥强度较低：但这种新开发的铜箔表面经过了特殊处理．仍然与低轮廓铜箔相当，保持0．7kN／m以上的抗剥强度。采用这种无粗糙化铜箔．以减成法可蚀刻成60μm线宽的精细线路。并顺利地进行无电镀镍／金工艺作业．减少了对镀浓的污染。当前正处于高速度、大容量的信息化时代．使用这种新型铜箔的线路与一般铜箔者相比．同样是传输5GHz的信号，线路的衰减将降低8dB／m。此项技术将对商逮印制电路板基材的研发起到积极作用。     

50μm/50μm精细线路制作探讨

随着未来手机及数码相机等3G/4G产品的轻、薄、小型化与多功能化发展趋势，线路的精细化程度逐步转向亚微观、微观的微米级尺度，线路的精密要求也大大提高。文章通过典型的三阶三压板的制作过程，从物料选择、设备选择、线路解析度、蚀刻均匀性控制、面铜均匀性控制、线路补偿等方面探讨50μm/50μm精细线路HDI板最佳制作方法，对细线路的制作有一定的参考价值。     

具有Ni-Cr结合涂覆层无粘结剂的铜——聚酰亚胺基板

聚酰亚胺基板上的无粘结剂的铜将普遍应用于精细导线和高密度电子互连的领域。医疗、硬盘驱动和COF(chip on flex)应用上往往要求线宽/间距(L/S)为50μm(2mil)或更精细。无粘结剂材料将有利     

基于制作COF精细线路的液态光致抗蚀液性能研究

卷对卷丝网印刷机在超薄挠性覆铜箔层压板上丝网印刷液态光致抗蚀液,实现COF精细线路的制作。研究了液态光致抗蚀液的感光性能与分辨率力等性能,考察了制作出COF的线路效果。实验结果表明,液态光致抗蚀液网印的针孔数随厚度的减小而增加,液态光致抗蚀剂曝光级数随曝光能量的变化趋势与干膜是一致的,11μm厚液态光致抗蚀剂分辨的最小线路宽达到25μm,满足COF精细线路制作的要求。     

减成法制作双面COF印制电路板工艺研究

双面COF基板可以极大地缩小基板面积,满足产品的轻、薄、短小的要求,因此对于双面COF基板的需求也会逐渐增长.减成法工艺是生产FPC产品的主要工艺,技术与设备都非常成熟.本文对减成法工艺制作双面COF印制板进行了初步研究,讨论了微孔清洗方法的选择,比较了化学镀铜与黑孔化工艺的优劣,对应用液态感光抗蚀剂时的参数如曝光能量、显影速度、蚀刻速度及蚀刻压力等进行了优化,得到最佳工艺流程及工艺参数.     

动态蚀刻补偿法在减成法板上的应用

采用DES线制作PCB外层线路时,线宽精度影响因素主要有表面铜厚度及铜厚均匀性、蚀刻均匀性/稳定性、线路密集程度差异、菲林补偿差异等。首先对DES线设备、工艺参数优化;其次在设备参数正常条件下研究发现当表面铜厚均匀性相同时,表面铜厚越厚则线宽差距越大,即铜厚每相差10 m则线宽相差10 m~20 m;然后深入研究发现68.6 m表面铜厚的密集线、孤立线线宽差异约25.4 m。最后确立密集线、孤立线差异的消除方法为"引入Genesis2000的动态蚀刻补偿功能对菲林补偿优化";并通过批量验证其补偿法则是准确的及使用该软件是可行的、有效的,提高了酸性蚀刻制作外层减成法板线宽精度。     

新产品与新技术（36）

精细线路用抗蚀干膜的新动向 日本旭化成公司针对PCB高密度化,推出精细线路用抗蚀干膜系列产品。有激光直接成像用ADH系列干膜,其中供减成法蚀刻工艺的干膜厚度1μm,最小线路解像度L/S=12μm/12μm;供半加成法图形电镀工艺的干膜厚度25μm,     

蚀刻在PCB生产中应用和工艺控制

本文以实验的方法确定蚀刻速度与各参数的关系,控制蚀刻质量的精确度,减少蚀刻过程中侧蚀现象,并详细介绍喷琳蚀刻液在复杂三维曲面上制作精细图形的工艺过程,阐述了在工艺操作过程中应注意的诸多因素,制作精细线宽/间距精度达到2mil/2mil。     

干膜对减成法精细线路制作的影响

通过测试干膜的解析度/附着力、填充性以及图形转移的能力,提升减成法制作精细线路的水平。结果表明,两种干膜D1和D2在线宽/间距为1:1的解析度和附着力均可以达到8μm/8μm。干膜D1的填充性良好,当凹槽深度不大于7.7μm的情况下,回形线良率为100%;干膜D2的填充性低于干膜D1。通过DOE,发现对精细线路良率影响最大的是线宽/间距和线路的补偿值,其次是干膜的型号,干膜D1制作精细线路的良率高于干膜D2。最终选用D1干膜,采用最优参数完成20μm/20μm的精细线路的制作。     

自动动态补偿功能改善酸蚀蚀刻不均匀性问题

在酸蚀制程中,由于其蚀铜量较大,蚀刻线生产时蚀刻速度较慢,导致蚀刻不均匀性对线路制作存在很大影响,为改善蚀刻不均匀性的问题,采用奥宝公司专门开发的可制造性设计功能----自动动态补偿(Dynamic Etch Compensation),根据不同的间距设置不同的线宽补偿量,来确保蚀刻后线宽的一致性。