一种应用于高速数据通信的LVDS接收器设计

提出了一种应用于高速数据通讯的低电压差分信号(LVDS)接收器电路设计,符合IEEEStd.1596.3-1996(LVDS)标准,有效地解决了传统电路在低电源电压下不能满足标准对宽共模范围的要求以及系统的高速低功耗要求。电路采用65nm 1P9M CMOS Logic工艺设计实现,仿真结果表明该接收器电路能在符合标准的0V-2.4V的宽输入共模电平下稳定工作,在电源电压为2.5V的工作条件下,数据传输速率可以达到2Gbps,平均功耗仅为3mW。     

LVDS接口电路及设计

本文介绍了LVDS接口的基本原理和电特性，通过与其他接口技术进行对比，反映出LVDS接口在高速数据传输应用方面的优势，并结合实例指出了LVDS接口电路的设计原则。     

应用于红外读出电路的LVDS接收电路设计

在大规模红外读出电路中,接口电路的数据传输效率及接口数量尤为关键。传统接口电路采用并行接口进行数据传输,这种方式会占用较多的芯片引脚。为了提升数据的传输效率,设计了一款用于数据接收的3通道串行低压差分信号(Low Voltage Differential Signaling, LVDS)接口电路。电路采用0.18um互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计。仿真结果表明,LVDS接口电路在400 MHz频率下,能够将2路接收端数据转换为8路数据并将其输出给内部数字处理单元。与传统并行接口相比,本电路节省了6个数据传输引脚,大大提高了数据传输效率。     

一种2.5 Gb/s LVDS接收器设计

基于SMIC 0.18 μm 1P6M 标准CMOS工艺,设计了一种2.5 Gb/s LVDS接收器电路。仿真结果表明,所设计的LVDS电路参数符合LVDS标准,LVDS接收器的输出信号上升沿抖动约为0.76 ps,有效版图面积约为(83×44) μm²,能应用于高速数据接口。     

一种2.5 Gb/s带预加重结构的低压差分串行发送器

设计了一种带预加重结构的低压差分信号(LVDS)串行发送器,改进了传统LVDS发送器的共模电平反馈控制结构.LVDS串行发送器采用双运放反馈控制电路,在避免集成大电阻的同时,能够更好地稳定差分信号的输出摆幅.采用电路预加重技术,克服了数据高速传输过程中的高频信号损失问题.基于0.25μm CMOS工艺,实现了LVDS发送器,芯片面积约为0.03mm2,可满足2.5 Gb/s的高速串行数据传输.     

一种高性能LVDS收发器的设计

基于0.18μm SiGe BiCMOS工艺,设计了一种用于10位200 MHz高速流水线模数转换器的CMOS LVDS收发电路。该收发电路由发射器(TX)和接收器(RX)组成。发射器通过带共模反馈的闭环控制电路,将0~3.3 V的CMOS信号转换成(1.2±0.35)V的LVDS信号。接收器采用一个轨至轨预运算放大器保证LVDS信号的完整接收,并实现一定的增益,之后由迟滞比较器和输出缓冲器实现对共模噪声的抑制以及信号驱动能力的提高,最终正确恢复出CMOS信号。仿真结果表明,在400 MHz脉冲输入下,收发器可以稳定工作在3.3 V电源电压,总功耗仅为22.4 mW。     

一种基于CMOS工艺的Gbps高速LVDS发送电路

低压差分信号（LVDS）是用于高速低功耗数据传输的一种非常理想的传输技术。由于使用全差分技术和低电压摆幅,LVDS技术达到高速度的同时消耗的功耗非常小。设计了一种具有Gbps发送速度的LVDS发送电路。通过在输出采用闭环控制模式,使得LVDS输出共模电平和电压幅值被控制在一个合理的范围内。基于SMIC 0．18μm CMOS工艺模型,采用Hspice仿真器对整个发送电路进行模拟,结果表明所设计的发送电路具有4Gbps发送速度,功耗仅为18．6mW。     

一种低压LVDS接收器输入级的设计研究

轨到轨输入预放大级是LVDS接收器设计的关键点之一,一般差分放大器只能满足有限的共模输入范围。结合LVDS接收器的特点,提出了一种接收器轨到轨输入级的电路设计,采用Chartered 0.18μm CMOS工艺和BSIM3V3模型,对电路进行了共模扫描、交流分析和瞬态分析,结果表明,该输入级电路在1.8V电源电压、500Mbps的传输速率下性能良好。     

千兆比特数据率LVDS接口电路设计

设计了一个采用0.18μm1.8V/3.3V CMOS工艺制造的千兆比特数据率LVDS I/O接口电路。发送器电路采用内部参考电流源和片上匹配电阻,使工艺偏差、温度变化对输出信号幅度的影响减小50%;接收器电路采用一种改进的结构,通过检测输入共模电平,自适应调整预放大器偏置电压,保证跨导Gm在LVDS标准[1]要求的共模范围内恒定,因此芯片在接收端引入的抖动最小。芯片面积0.175mm2,3.3V电源电压下功耗为33mW,测试表明此接口传输速率达到1Gb/s。     

一种CMOS图像传感器片上LVDS驱动电路设计

为满足CMOS图像传感器(CIS)图像数据高速输出的需求,提出一种适用于CIS的片上高速低电压差分信号(LVDS)驱动电路结构。首先介绍了CIS高速数据传输接口的常见类型、LVDS接口技术的起源和特点;接着根据CIS的需求特点确定了LVDS驱动电路的设计思路和结构;最后给出了驱动电路设计原理图和仿真结果,以及接收端眼图仿真结果。仿真结果表明,该LVDS驱动电路,数据传输速率可以达到500Mb/s,所有参数均满足TIA/EIA-644A接口标准的需求,接收端眼高为310mV,眼宽为0.9UI。     

Design of high speed LVDS transceiver ICs

The design of low-power LVDS(low voltage differential signaling) transceiver ICs is presented.The LVDS transmitter integrates a common-mode feedback control on chip,while a specially designed pre-charge circuit is proposed to improve the speed of the circuit,making the highest data rate up to 622 Mb/s.For the LVDS receiver design, the performance degradation issues are solved when handling the large input common mode voltages of the conventional LVDS receivers.In addition,the LVDS receiver also supports ...     

LVDS在数字波束形成处理器中的应用

提出了采用LVDS高速串行数据总线技术的有源相控阵雷达DBF处理器方案。同一般的并行数据总线相比 ,既确保了高的数据传输速率 ,又降低了互连总线的复杂度和系统成本。将高速电路设计的理论运用于LVDS高速串行数据总线电路的设计 ,完成了差分PCB线传输和双绞线传输两种连接方式的LVDS总线试验电路 ,并探索了LVDS高速串行数据总线的性能。实测结果表明 ,在双绞线传输方式时试验电路在 2m长的传输距离上最高可传输 1.2 8Gbps的数字信号。     

基于虚拟仪器的自动测试系统的实现

鉴于多通道数字接收机通道数量多,测试工作量大,同时为满足实时监测的要求,设计了基于虚拟仪器的自动测试系统。系统硬件电路通过LVDS（低压差分信号）接口解串来自多通道数字接收机的I／Q数据并缓存,再经计算机并口导入计算机,用Verilog硬件描述语言实现硬件电路的存取时序及与计算机并口通信功能。终端用图形化编程语言LabVIEW实现数据处理,并设计了虚拟仪器界面以便于操作。该系统已用于雷达产品中,性能可靠。     

一个0.18μm高速低功耗的发送和接收电路

提出了一种高速低功耗的低压差分接口电路,它可以应用于CPU,LCD,FPGA等需要高速接口的芯片中.在发送端,一个稳定的参考电压和共模反馈电路被应用于低压差分电路中,它使得发送端能够克服电源、温度以及工艺引起的波形变化.在接收端采用了轨到轨的放大器结构,它町以工作到1.6Gb/s.芯片设计加工采用的是0.18μm CMOS工艺,芯片测试结果表明,整个发送接收端数据传输速率可以达到1.6Gb/s,同时发送和接收端的功耗分别是35和6mW.     

一个0.18μm高速低功耗的发送和接收电路

提出了一种高速低功耗的低压差分接口电路,它可以应用于CPU,LCD,FPGA等需要高速接口的芯片中.在发送端,一个稳定的参考电压和共模反馈电路被应用于低压差分电路中,它使得发送端能够克服电源、温度以及工艺引起的波形变化.在接收端采用了轨到轨的放大器结构,它町以工作到1.6Gb/s.芯片设计加工采用的是0.18μm CMOS工艺,芯片测试结果表明,整个发送接收端数据传输速率可以达到1.6Gb/s,同时发送和接收端的功耗分别是35和6mW.     

Low-power LVDS I/O interface for above 2Gb/s-per-pin operation

Low Voltage Differential Signaling (LVDS) has become a popular choice for high-speed serial links to conquer the bandwidth bottleneck of intra-chip data transmission. This paper presents the design and the implementation of LVDS Input/Output (I/O) interface circuits in a standard 0.18 μm CMOS technology using thick gate oxide devices (3.3 V), fully compatible with LVDS standard. In the proposed transmitter, a novel Common-Mode FeedBack (CMFB)circuit is utilized to keep the common-mode output voltage stable ...     

A Low-Power 5-Gb/s Current-Mode LVDS Output Driver and Receiver with Active Termination

In this work, a novel circuit topology for a Low-Voltage Differential Signaling (LVDS) output driver with reduced power consumption is proposed. Also, a low-signal current version of the LVDS driver working with lower supply voltage is proposed along with a compatible differential current-mode receiver. Both the drivers and the receiver feature active-terminated ports that eliminate the need for a dedicated passive terminator for matching. An asymmetric impedance network on the output side of the driver selectively eliminates any reflections coming from the channel while providing a high output impedance to the outgoing signal. For a target signal swing at the receiver input, the proposed termination scheme helps to reduce the driver signal current to up to a third of the current required by a conventional LVDS driver using a passive termination at the output. The asymmetric impedance network consists of a scaled-down replica driver that drives a common drain stage acting as the load for the main driver. The proposed driver topology meeting all LVDS specifications has been implemented in 3.3-V thick-gate CMOS technology. Simulation results show an achievable data rate of 5 Gb/s while transmitting over a 7.5-in FR4 PCB backplane trace for a target BER of 10⁻¹⁵, with power consumption equal to 17.8 mW, which is 25% less than a conventional LVDS driver with passive source end termination producing the same voltage swing at the receiver input. The low-current version of the driver has been implemented in 0.18-μm 1.8-V digital CMOS technology and shows similar performance over the same channel with a power consumption of 4.5 mW.     

LVDS接收器的失效保护电路设计

提出了一种用于LVDS(Low Voltage Differential Signal)接收器的内置失效保护电路.它能在接收器输入开路、短路和接负载的三种情况下,使输出保持高电平状态,而不受这三种非正常输入的影响.着重分析了这种内置失效保护电路的电路结构以及工作原理,并给出了用Spectrc进行模拟验证的结果.