面向无线NoC平台的拓扑与映射联合设计

传统NoC映射算法基于拓扑是确定的,无法为具体应用动态选择最优拓扑.无线NoC具有互联简单、低功耗、低延时、多播和动态带宽分配等突出优点.利用灵活的网络接入特性,提出面向无线NoC平台的拓扑与映射联合设计算法,采用改进的能耗模型,结合实时复杂系统特有的注入率、迭代边界等约束,以最小化延时和功耗为目标,同时对拓扑和映射进行优化.通过对无线通信系统——MIMO-OFDM收发端进行建模与仿真,证明该算法较之传统映射算法有明显的性能提升.     

面向通信能耗的3D NoC映射研究

对于传统的平面结构,三维片上网络(3D NoC)具有更好的集成度和性能,在单芯片内部可以集成更多的处理器核。3D NoC作为2D NoC的结构拓展,在性能提高和低功耗设计方面更具优越性,成为多核系统芯片结构的主流架构。映射就是应用某种算法寻找一种最优方案,将通信任务图的子任务分配到NoC的资源节点上,保证NoC的通信能耗最小。参照2D NoC的研究方法,提出了针对3D网格NoC的通信能耗模型,采用蚁群算法实现了面向通信能耗的NoC映射。实验结果表明,面向不同网络规模的3D网格NoC平台,蚁群映射同随机映射相比,通信能耗降低可以达23%～42%。     

面向实时数字信号系统关键链路延时的NoC映射方法研究

该文在面向功耗优化的经典NoC设计平台和映射算法基础上,针对实时数字信号处理电路固有的实时性特征,提出了一种新的面向最小化系统关键链路延时的NoC自主映射模型MM-Map。该模型在满足处理单元处理容限和链路带宽的约束下,采用基本遗传算法完成延时目标的优化求解。实验结果表明,该模型能节约一定硬件资源的消耗,得到近似全局最优延时解,映射过程简单,收敛效果好。     

处理器可靠性约束的电压频率岛NoC能耗优化

该文针对支持电压频率岛的NoC能耗优化问题,提出了基于电压频率岛划分、分配以及任务映射的能耗优化方法。该方法通过基于处理器可靠性约束的电压频率岛划分,降低了处理器能耗;利用近凸区域选择的电压频率岛分配策略,减少了不同电压岛间复杂路由器的个数;借助量子粒子群算法优化了NoC映射,降低了系统的通信能耗。实验结果表明,该文算法在满足NoC处理器可靠性要求的前提下,可显著降低NoC系统能耗。     

延迟约束下的功耗与热感知NoC映射

随着片上网络(NoC)集成度的提高,功耗逐渐成为设计的焦点.此外,由于工艺尺寸的进一步缩小,芯片的功耗密度逐渐增加,使得芯片温度急剧上升.本文考虑了链路功耗和静态功耗,提出了一种延迟约束下的针对功耗和温度的NoC多目标映射方法.该方法基于遗传算法,使用数组方式编码染色体,并采用非常规的交叉和变异运算因子.实验结果表明,本文的多目标算法与单目标遗传算法相比,在只增加0.3%功耗的情况下能降低3.9%芯片峰值温度.     

一种自适应的混合型无线NoC拓扑结构

针对传统大规模片上网络（Network-on-Chip,NoC）远距离核间多跳通信所带来的高能耗与延时问题,提出了一种基于虚Torus的自适应的混合型无线NoC拓扑结构（VT-AWiNoC）．该结构通过引入链路拥塞测度作为感知参数,基于此采用热点无线链路自动探测与带宽动态分配机制,并设计实现发送器动态分配的控制电路模块,以达到根据不同的通信流量模型,于片内自适应地调整拓扑结构及链路带宽的目的．通过建立混合型无线NoC的延时与功耗评估模型,对该结构的无线NoC进行性能评估．实验结果表明,该自适应拓扑与其它混合型无线NoC相比,在随机流量模型下,网络平均延时降低了16．52～23．27％;在20％的热点流量模型下,包平均能耗节省了39．19％;以真实应用FFT作为基准测试,平均延时降低了17．20％～21．68％,并节省了23．49％的包平均能耗．该结构以较小的面积开销获得了更优的性能．     

基于网络监控器的专用片上网络动态容错路由

针对专用片上网络（Network on Chip,NoC）全局通信事务管理和可靠性设计问题,提出片上网络监控器的概念,用于获取全局网络实时状态信息及执行路径分配算法,基于此提出一种动态路由机制DyRS-NM.该机制能检测和定位NoC中的拥塞和故障链路,并能区分瞬时和永久性链路故障,采用重传方式避免瞬时故障,通过重新路由计算绕开拥塞和永久性故障.设计实现了RTL级网络监控器和与之通信的容错路由器模块,并将MPEG4解码器应用映射至基于网络监控器的4×4Mesh结构NoC体系结构中,验证了系统性能以及面积功耗开销.相比静态XY路由和容错动态路由FADR,DyRS-NM机制在可接受的开销代价下获得了更优的性能.     

片上网络拓朴优化:在离散平面上布局与布线

微系统芯片(System-on-Chip,SoC)发展到今天,集成密度指数增长和芯片面积的急剧膨胀使得全局连线的延时上升,可靠性下降,成为集成电路的设计瓶颈.片上网络(Network-on-Chip,NoC)是解决整个芯片上数据有效传输的结构之一,以片上网络为基础通信架构的微系统芯片称为片上网上系统芯片(System-on-Network-on-Chip,SoNoC).微系统芯片内通信模式兼有随机性和确定性,应该根据特定应用的通信特征设计片上网络.本文在确定SoNoC设计流程的基础上,根据SoNoC的通信特征,选择了合适的离散平面结构,对SoNoC的运算及控制等模块进行布局、对模块间的通信依赖关系进行布线,发展出FRoD(Floor-plan and Routing on Discrete Plane)算法,以自动生成片上网络的拓扑结构.该算法定义了离散平面的一般表示方法,并在四种典型的离散平面上使用不同规模的随机系统完成了系列实验.为了处理系统和网络之间的耦合关系,逐点分裂的布局算法可以逐步学习和适应系统的通信需求,同时优化系统的执行时间和通信能量,在运行随机任务流图的模拟系统上与随机布局结果相比可以节省30%左右的通信能量,20%左右的系统通信时间.串行、并行和串并混合的布线算法使用最短路径把通信关系分布在离散平面的通道上,使不同的通信关系尽量复用网络通道,与全连接网络相比可以节省10%到30%的面积代价.     

不规则2D Mesh NoC映射算法研究

片上网络(NoC)因其分层通讯结构而有望成为未来动态重构片上系统的支撑技术,针对复杂片上系统中可能集成各种规模IP的实际情况,对不规则2D mesh拓扑结构的NoC进行了研究,建立了其映射算法的数学模型和优化目标函数,提出了保证网格不重叠约束条件的数学表达和IP间通信距离的求解方法,采用一个视频解码器实例,给出了映射算法模拟结果和分析,并探讨了布局结果的FPGA实现.     

基于一种新的时空编码技术的片上总线的低延迟低能耗设计

在深亚微米设计中,降低能耗和传播延迟是片上全局总线所面对的两个最主要设计目标.本文提出了一种用于片上全局总线的时空编码方案,它既提高了性能又降低了峰值能耗和平均能耗.该编码方案利用空间总线倒相编码和时间编码电路技术的优点,在消除相邻连线上反相翻转的同时,减少了自翻转数和耦合翻转数.在应用该总线编码技术降低总线延时和能耗的设计中,给出了一种总线上插入中继驱动器的设计方法,以确定它们合适的尺寸和插入位置,使得在满足目标延时和翻转斜率要求的同时总线总的能耗最小.该方法可用来为各种编码技术获得翻转斜率约束下的总线能耗与延时的优化折中.     

基于遗传算法的NoC互连测试研究

针对互连测试难题的分析,提出一种基于遗传算法的NoC互连测试方案。该方案采用NoC重用测试机制的方法,在功耗限制条件下,选取合适的测试端口和最短测试路径,同时根据互连测试中实际存在的问题,对算法进行适当改进,建立基于遗传算法的NoC互连测试模型,旨在获取最优矢量集的同时,测试代价更小。当NoC的规模达到一定程度时,采用划分测试方法,缩短测试路径,降低测试时间,提高测试效率。以SoCIN结构电路为仿真平台,分别对不同规模的NoC进行实验仿真。实验结果表明,遗传算法能快速有效地收敛到最优解,在测试运行代数及测试生成时间上取得了良好的测试效果。     

基于FPGA的NoC验证平台的构建

针对基于软件仿真片上网络NoC（Network on Chip）效率低的问题,提出基于FPGA的NoC验证平台构建方案。该平台集成可重用的流量产生器TG（Traffic Generation）,流量接收器TR（Traffic Receiver）以及NoC软件,用于对NoC原型系统进行功能验证和性能评估。实际设计一个多核NoC,并用该平台对其进行FPGA验证,结果表明该平台的验证速度比软件仿真提高16000倍以上,并能对多种不同结构、路由算法、流控策略的NoC进行功能验证和性能评估。     

可配置片上网络性能评估平台

为了弥补目前单纯采用软件或者硬件构建NoC验证平台的一些缺陷,采用软硬件结合的设计方法实现了NoC的FPGA验证与性能评估平台。利用该平台在Xilinx Virtex 6FPGA上对基于虚通道路由器的片上网络进行了验证。实验证明该验证平台功能完善,占用硬件资源少,综合时钟频率高,评估NoC系统的效率非常高。     

基于OCP接口的片上网络性能评估平台

针对片上网络性能评估的通用性问题,提出将OCP协议运用到片上网络性能评估平台中,设计与实现了一个具有OCP接口的片上网络资源节点,该资源节点通过OCP协议与片上网络路由节点进行通信。以资源节点为主要构成单元,构建了片上网络性能评估平台。该评估平台采用集成化的设计方式,将流量产生机制、接收机制和性能分析逻辑单元集成在资源节点内部,使得平台易于灵活配置。本文结合具体的片上网络实例验证了该平台的正确性。     

应用于片上网络的BCH码的设计与实现

本文对差错控制编码技术在片上网络(NoC)中的应用进行了研究。通过对三种纠错码在纠错能力、码率、面积和功耗等方面的折中,本文设计实现了适用于片上网络通信的BCH码,并给出了仿真结果。最后将BCH码应用在Hermes NoC平台上,成功地实现了一个基于BCH码的交换—交换的NoC差错控制系统。     

一种面向功耗免死锁三维全动态3DNoC路由算法

 随着近年来三维片上网络(3D NoC)技术的提出及不断发展,功耗问题已成为3D NoC设计中面临的严峻挑战之一.本文为3D NoC提出一种面向功耗免死锁三维全动态路由算法TFRA (Three-dimensional Full-adaptive Routing Algorithm).其以传统二维NoC奇偶拐弯模型为基础,将三维路由空间划分为8个象限,针对每个象限制定相应的路由策略,从而实现免死锁.采用SystemC系统级建模语言搭建的3D NoC仿真平台进行验证,结果显示TFRA算法在功耗性能指标方面较现有的三维路由算法有大幅提升.     

基于BIST的NoC系统通信链路测试研究

采用内建自测试技术,完成了对NoC系统通信链路的测试。测试内容包括路由节点与其之间链路的测试,以及其与资源节点之间链路的测试。文中用硬件描述语言Verilog HDL完成各个测试模块的设计,用Quartus II软件自带的逻辑分析仪在基于FPGA的NoC系统硬件平台上完成测试。该测试方法不仅提高了故障覆盖率,还大幅降低了测试时间。     

基于云进化算法的NoC测试端口优化选择方法

针对片上网络(NoC)中大量节点的测试难题,提出了一种结合二维云进化算法优化选取NoC中测试端口位置,提高测试效率的方法。该方法结合NoC网格结构特点,采用重用测试访问机制和XY路由方式,由测试功耗限制确定端口对数,通过二维云模型对端口坐标进行统一建模,云进化算法自适应控制遗传变异的程度和搜索空间的范围,在测试功耗约束条件下,优化选取最佳测试端口的位置,达到总测试时间最少的目的。以SoCIN结构电路为仿真平台,分别对4×4网格和8×8网格结构NoC进行了实验仿真,结果表明,在NoC节点测试问题上,云进化算法能快速收敛到最优解,有效提高整体测试效率。