基于嵌入式处理器核的软件自测试方法

与集成电路(ASIC)性能日益强大、制造成本日益低廉相反,测试成本在不断增加,传统的测试技术已经不能满足高速、多时钟SOC芯片的测试要求,开发新的测试技术、降低测试成本已经成为必然。提出了一种软件自测试方法,它利用被测芯片的处理器核资源,通过执行测试程序来完成芯片的自我诊断。该方法可以实现芯片全速(At-Speed)测试,有效降低对高速、昂贵测试资源的依赖,可广泛应用于故障定位精度要求不高的测试过程中。最后,使用该自测试方法,在低成本测试机上实现了一款高性能音频SOC芯片测试。     

可测试性设计技术在一款通用CPU芯片中的应用

可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。     

浅析IC测试开发流程及量产数据对产品设计的影响

集成电路行业作为信息产业的基础,其应用领域上至国防军工下至家用电器。测试技术是检测集成电路质量好坏的重要环节,对集成电路进行测试可有效提高芯片的成品率。测试的主要目的是保证芯片在恶劣环境下能完全实现设计规格书所规定的功能及性能指标。主要论述半导体后道测试对产品工艺的影响,旨在降低测试成本,提高测试质量及测试精度。     

芯片样品验证平台自适应和同步测试功能的设计与实现

目前,芯片设计公司在对量产级的芯片进行样品验证时,传统的样品验证方法大多是基于芯片自身特点来设计相应的测试设备,然后通过测试夹具对芯片样品逐一测试,不同的芯片会设计不同的测试设备。提出了一种自适应且可同步测试的样品验证平台方案,既可以实现同时测试多颗芯片,也可以对不同接口的芯片进行测试;既可以进行可靠性实验测试,也可以进行其他功能的测试,大大节省了测试设备的维护成本,提高测试效率。     

基于电力网通信芯片的量产测试研究

讨论了数模混合芯片的典型测试方法,并按测试方法进行了测试开发;讨论了测试调试中的问题以及降低测试成本的方法。该设计可满足芯片大规模量产的测试需求,并能够达到预期设计目标。     

基于多site测试的安全芯片加密数据实时下载

首先概述了信息安全芯片的结构、特点及在生产测试中的难点.在生产过程中,自动下载密码时,信息安全芯片可以根据密码算法的具体情况,采用不同的方法生成测试图形.并重点介绍了在生产测试中实时生成信息安全芯片的测试图形的一种方法.该方法从生成特定的安全算法密码到对芯片进行密码写入都是自动的、连续的、实时的.并利用多site进行生产测试,提高测试效率,节约测试成本.通过在泰瑞达J750测试平台上对一款信息安全芯片的量产测试,证明该方法是可行的,高效的.     

基于DDS的机载嵌入式软件仿真自测试方法北大核心

针对日益复杂的软件测试要求,在保证嵌入式软件的测试效果的同时,应降低测试成本,因此,设计基于DDS的机载嵌入式软件仿真自测试方法。选择S3C44BOX芯片和FPGA-EP2C8作为核心芯片,构建软件仿真测试平台,将测试模型设定为W模型格式,引入LLC聚类系数对测试结果进行分析,完成软件仿真自测试分析过程。由仿真结果可知,其软件异常误检率较低且测试结果精度较高,测试效果得到保证,同时减少测试成本。     

CMOS电路瞬态电流测试方法研究

集成电路设计与测试是当今计算机技术研究的主要问题之一。集成电路测试技术是生产高性能集成电路和提高集成电路成品率的关键。基于固定型故障模型的测试方法已不能满足高性能集成电路,尤其是对CMOS电路的测试要求。CMOS电路的瞬态电流(IDDT)测试方法自80年代提出以来,已被工业界采用,作为高可靠芯片的测试手段。     

应用对称编码的测试数据压缩解压方法

随着超大规模集成电路制造技术的快速发展,单个芯片上已能够集成的晶体管数目越来越多.由于各种知识产权芯核集成到一个芯片上,这样给集成电路测试带来了巨大的挑战,测试数据压缩技术能够有效降低对昂贵的ATE性能要求.提出一种对称编码方法,能有效地提高测试数据压缩率,降低测试成本.传统的编码技术采用对0游程或1游程进行编码,但由...     

基于在线测试的边界扫描器件测试原理

当今,微电子技术已进入集成电路(VLSI)时代.随着芯片电路的小型化及表面封装技术(SMT)和电路板组装技术的发展,使得传统测试技术面临着巨大的挑战.为了提高电路和系统的可测试性,提出了一种新的电路板测试方法-边界扫描测,也称JTAG标准.本文简单介绍基于BoundaryScan器件在ICT设备中测试原理.     

薄膜型锑化铟霍尔元件芯片测试系统的设计与实现

针对薄膜型锑化铟霍尔元件芯片性能测试,设计了一套霍尔元件芯片测试系统。系统主要由手动探针台、显微镜、探针卡、外加磁场、PLC以及测试软件组成,可以进行霍尔元件芯片的输入和输出电阻、不平衡电压以及霍尔电压的测试。测试系统稳定性好,重复度高,测试误差较小。手动探针台操作简单,测试方便,灵活性强,可分别测试4英寸硅片和3英寸铁氧体衬底制备的薄膜型锑化铟霍尔元件芯片,以较低成本满足了霍尔元件芯片研发过程中芯片测试的需求。     

“绑定中测试”“多绑一测”方式对于测试过程的影响

随着半导体工艺水平的不断发展,3D芯片技术已成为一大研究热点。"绑定中测试"环节的提出对于芯片的测试流程有了新的要求。但是,"绑定中测试""一绑一测"的特点会使部分裸片被重复测试,从而带来测试时间的增加。从"绑定中测试"的过程出发,协同考虑测试功耗与"理论制造成本"对于"绑定中测试"的影响,提出"多绑一测"的测试流程。在此基础上提出相应的广度优先遍历算法,结合ITC’02电路的相关参数,体现本文思想在实际生产制造中的现实意义。     

一种微处理器芯片的验证测试分析及应用

验证测试技术是验证芯片设计正确与否的重要环节，不仅向设计者及时反馈了有效的信息以尽早发现错误、改进设计，并能为降低测试成本和生产测试提供有效保障。基于实际工程，该文提出了一个较有效的验证分析流程方案，采用多测试项目融合曲测试法对一款微处理器芯片进行了验证分析，并对相关测试项目进行了定量、定性的评估。     

三维芯片制造成本分析

三维芯片由于其集成度高、功耗小、性能好等优点成为未来芯片制造的一种趋势,其制造成本问题成为该技术是否有应用前景的关键。分析了三维芯片的制造成本模型,并通过实验数据得到了三维芯片的成本最优划分方式;然后对多核处理器的二维芯片和三维芯片制造成本进行了对比,证明了在核数较大的情况下三维芯片制造成本的优势,说明三维芯片在未来芯片门数越来越多的情况下有很好的应用前景。     

复杂混合信号SoC芯片的延迟测试

随着芯片集成度的持续提高以及制造工艺的不断进步,对测试覆盖率和产品良率的严格要求,需要研究新的测试方法和故障模型。基于扫描的快速延迟测试方法已经在深亚微米的片上系统（SoC）芯片中得到了广泛的使用。通过一款高性能复杂混合信号SoC芯片的延迟测试的成功应用,描述了从芯片对延迟测试的可复用的时钟产生逻辑的实现,到使用ATPG工具产生延迟图形,在相对较低的测试成本下,获得了很高的转换延迟和路径延迟故障覆盖率,满足了产品快速上市的要求。     

一种改进的基于扫描的电路设计

由于科学技术的快速提高,单一芯片中所包含的晶体管的数目越来越多,相对造成了芯片可测试度的降低,以及测试成本的增加。传统的基于扫描的测试方法中,常会有测试时间太长的缺点。本文采用了向量压缩,并用Test-Per-Clock的方式来处理待测电路,减少了测试时间,不影响故障覆盖率。     

3D-SIC“绑定中测试”时间优化方案

在三维(3D-SIC)芯片测试过程中,对其进行中间绑定测试,可提前检测出绑定过程中的缺陷,减少绑定失败率,但中间绑定测试会使测试时间与功耗的大幅度增加。针对3D-SIC绑定中测试成本过高问题,提出了一种新的绑定顺序优化,改变了传统的自下而上以及逐层绑定,提出了可以从任意层进行绑定。在测试带宽和测试功率的约束下,本文提出的基于贪心算法的绑定调度流程下,针对三种不同堆叠布局的芯片进行优化。实验结果表明,本文算法针对金字塔结构的三维芯片优化效果达到了40%以上,对菱形结构和倒金字塔结构的三维芯片也有一定的优化效果。     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

RFIC自动测试方案设计

为解决射频芯片设计企业对射频芯片自能测试的要求,在比较分析了国内外射频自动测试方案和标准的基础上,提出了基于LabVIEW的GUI风格软件平台,通过GPIB总线接口与测试仪器进行通信、控制和数据采集的射频芯片自动测试方案。以上位机软件为核心,通过虚拟仪器技术控制各测试仪器进行协调工作,完成芯片的参数设置、数据采集和报表分析等工作,本套系统完全实现了射频芯片测试的自动化,节省了大量的测试时间。     

基于NI-VISA的晶圆测试探针台远程控制软件的设计与实现

在晶圆级芯片测试过程中,晶圆探针台是测试正确进行的关键实施设备,探针台的使用与输出的map图等数据将直接反应晶圆(wafer)测试情况;目前探针台(prober)设备存在型号多、指令类型繁杂和必须现场操作的问题,增加了测试人员对测试方案开发以及量产测试监测的难度;为此提出了一种基于NI-VISA与网络地址转换(network address translation,NAT)内外网穿透的软件设计,通过将NI底层动态链接库嵌入到软件函数中,并集成为人机交互界面,实现测站终端与探针台快速连接控制,并通过快速反向代理(fast reverse proxy,FRP)技术实现内外网NAT穿透,实现远程控制监控探针台;该软件设计在解决芯片测试方案远程调试困难的同时大幅缩短了测试方案开发周期;在提高了工作效率的基础上,减少了不必要的人力成本,有助于晶圆级芯片测试方案开发以及探针台设备监控的工作。