可配置GF(2m)域Digit-Serial乘法器

本文针对椭圆加密算法的应用，基于已有的GF(2^m)域Digit—Serial不可配置乘法器，通过控制输入数据格式、内镶GF（2^m）域Digit—Serial不可配置乘法器，得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2^m)域Digit-Serial的乘法器，用此乘法器计算域值为163的乘法，仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较，结果表明在硬件上可配置的GF（2^m）域乘法器解决方案中，本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大，串行可配置乘法器实现速度太慢的弊病。需要说明的是，本文的实现方法可以内镶各种不同的GF（2^m）域Digit-Serial不可配置乘法器以满足实际应用的需要。     

一种应用于双载波正交频分复用的超宽带单片射频收发机

本文给出了一种用于双载波正交频分复用的超宽带单片射频收发机芯片。该芯片采用直接变频结构,片内共集成了两路接收机,两路发射机,一个双载波频率综合器并提供控制收发机工作状态的三线串行接口。此芯片使用台积电 0.13 微米射频CMOS工艺制造,尺寸为 4.5mmx3.6mm。测试结果表明：该收发机的接收机链路噪声系数为 5~6.2dB,最大增益为 78~84dB,可变增益为 64dB,带内和带外三阶交调点分别为-6dBm和 4dBm,在所有频带上都获得良好的输入匹配（S11<-10）;该收发机的发射机最大可输出-5dBm 功率,带内主要杂散均小于 -33dBc（镜像抑制<-33dBc,载波泄露<-34dBc）,典型的输出三阶交调点为 6dBm;该收发机的双载波频率综合器可以同时输出两路频率可独立配置的载波信号,其跳频时间小于1.2ns。在1.2V单电源供电下,整个射频芯片消耗最大电流为420mA。     

一个带有采样时间误差校正的14位200MS/s时钟交织模数转换器

通道间的采样时间误差会降低时钟交织模数转换器的精度。本论文提出了一种针对采样时间误差的具有低电路复杂度和快速收敛特性的校正算法。该算法基于相关性来探测采样时间误差,并可被应用于广义平稳的输入信号,被探测到的采样时间误差被一个压控采样开关修正。实验结果显示,对于一个2通道14位200MS/s的时钟交织模数转换器,当输入信号的频率为70.12MHz时,经校正后,信号与噪声失真比改善了19.1dB,无杂散动态范围改善了34.6dB。校正的收敛时间约为20000个采样时间间隔。     

A fourth-order bandwidth-reconfigurable delta-sigma modulator for audio applications

正A single loop fourth-order delta-sigma modulator is presented for audio applications.A reconfigurable mechanism is adopted for two bandwidth-based modes(8 kHz/16 kHz).Manufactured in the SMIC 0.13μm CMOS mixed signal process,the chip consumes low power(153.6μW) and occupies a core area of 0.98×0.46 mm~2.The presented modulator achieves an 89.3 dB SNR and 90.2 dB dynamic range in 16 kHz mode,as well as a 90.2 dB SNR and 86 dB dynamic range in 8 kHz mode.The designed modulator shows a very competitive figure of merit among state-of-the-art low voltage modulators.     

适合宽范围电容负载的三级运放

结合精确度和稳定性的要求提出了一种适合宽范围电容负载的CMOS运放.在多径嵌套式密勒补偿结构中加入一个抑制电容得到适合各种电容负载的稳定性.为了证实稳定性的提高对该结构进行了理论分析并计算得出数学表达式.基于这种新的频率补偿结构,利用CMOS 0.7μm工艺模型设计了样品芯片.测试结果表明:该运放可以驱动从100pF到100μF负载电容,直流增益为90dB,最小相位裕度为26°;该运放在100pF负载情况下单位增益带宽为1MHz,使用抑制电容仅为18pF.     

折叠内插A/D转换器中分布式T/H电路的建模分析

分析了折叠内插A/D转换器中前置放大器和分布式采样保持电路的失真和对系统动态性能的影响,利用Hspice和Matlab进行了电路行为级的建模,分别对带宽受限、输入失调电压、时钟抖动和偏移等进行了仿真。最后,对数据进行了分析综合。所述结论可用来估计折叠内插A/D转换器中的失真,作为设计参考。     

增益可控CMOS低噪声放大器

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。     

适合宽范围电容负载的三级运放

结合精确度和稳定性的要求提出了一种适合宽范围电容负载的CMOS运放.在多径嵌套式密勒补偿结构中加入一个抑制电容得到适合各种电容负载的稳定性.为了证实稳定性的提高对该结构进行了理论分析并计算得出数学表达式.基于这种新的频率补偿结构,利用CMOS 0.7μm工艺模型设计了样品芯片.测试结果表明:该运放可以驱动从100pF到100μF负载电容,直流增益为90dB,最小相位裕度为26°;该运放在100pF负载情况下单位增益带宽为1MHz,使用抑制电容仅为18pF.     

超宽带系统非理想因素的联合估计算法

分析基于正交频分复用调制技术的超宽带无线通信系统中物理层受到的模拟前端非理想因素,提出一种联合估计算法。该联合估计算法能在存在频率相关性I/Q失配的情形下准确获得载波频率偏差和采样频率偏差的估计,并获得频率相关性I/Q失配和信道冲击响应的联合估计信息。系统仿真证明,该计算法能较好地适用于多载波正交频分复用超宽带系统。     

超宽带系统中维特比译码器的设计与实现

提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期。在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作。并行使用 2个该译码器,可对系统中所有8种速率的数据译码。