一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

提出了一个新的用于10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路.它采用双环路的结构,加快了锁相环路的捕获和跟踪速度;采用复用的方式,通过选择信号控制电路可分别在10 Mbps或10 0 Mbps模式下独立工作且能方便地实现模式间的互换,与采用两个独立的CDR电路相比节省了一半的面积;同时,电路中采用一般的延迟单元来取代DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化,从而节省了功耗.Hspice模拟结果显示,在Vdd=2 .5 V时,10 0 Mbps模式下电路的功耗约为75 m W,稳态相差为0 .3 ns;10 Mbps模式时电路功耗为5 8m W     

Kenzo东方绮丽

一提到KENZO就无法不让人联想到宛若置身大自然的梦幻感觉，那些取自空气、水、天地的生命喜，和花朵的妩媚给都市人带来一股清新的空气，浪漫优雅却不花俏。设计师高田贤三迷恋纯洁少女的清新形象，因此许多作品都呈现出对于青春本色的浪漫追求。KENZO的设计也充满浪漫与神秘的色彩，并且工艺独特，他擅长将花朵的图案重叠搭配在同一个造型之中，看似简单，却有着极高的技巧性。     

高效表达干扰素α1b(IFN-α1b)工程菌的高密度发酵及干扰素纯化

目的 在构建高效表达IFN-α1b重组大肠杆菌工程菌的基础上,建立适合该工程菌的发酵和纯化工艺。方法 采用高密度培养方法(HCDC)和柱层析纯化技术。结果 发酵密度A_(600)可达70,表达量为菌体总蛋白的30％左右。经破菌、离心、离子交换和分子筛凝胶过滤得到IFN-α1b纯品,FPLC测定纯度为100％,活性为4.99×10~7 U/ml,比活为2.5×10~7 U/mg,均符合2000版《中国生物制品规程》要求。结论 已建立了适用于规模化生产的发酵纯化工艺。     

宽带系统中载波频偏与采样频偏的联合估计

提出一种针对多波带正交频分复用系统中载波频偏与采样频偏的联合估计算法。为了在频偏较小时获得对噪声干扰足够的鲁棒性,用预偏转技术把频偏预旋转到一个较大的值作估计。该算法在频域处理3个连续相同的前导符,它对频率相关性I/Q失配和频率无关性I/Q失配都具有很好的鲁棒性。基于多波带正交频分复用超宽带无线传输系统的仿真结果,验证了提出的载波频偏和采样频偏联合估计算法的有效性。     

基于CAN总线的智能测控节点的设计

介绍了基于CAN总线技术的智能测控节点。时智能测控节点的功能模块组成，各模块的工作原理、硬件设计、软件设计及它们的实现方法进行了较深入的探讨和详细的论述。     

氮流量对掺氮氧化亚铜薄膜性能的影响

氧化亚铜在光伏及光催化等领域有潜在应用,掺氮能增加其空穴浓度从而提高电导率,但氮在氧化亚铜的状态仍未被深入研究.在溅射压强等参数不变的条件下,逐步增加氮气流量,制备了一系列纯相的氮掺杂的氧化亚铜,并用X射线衍射、台阶仪、扫描电子显微镜、能量色散谱仪、拉曼光谱、X射线光电子能谱仪、霍尔效应及分光光度计等方法对所得样品进行分析.霍尔效应测试结果表明,氮掺杂能使氧化亚铜薄膜空穴浓度提高1个数量级.禁带宽度随氮气流量的增加而逐渐减小,氮在氧化亚铜中以β-N(氮原子)、α-N2(分子态氮,—N■N—)及γ-N2(分子态氮,N≡N)3种形式存在,随着氮流量的增加,β-N的结合能的峰强不断增强,而α-N2的结合能的峰强不断减弱.氮流量为2标准立方厘米每分钟(sccm)时所得样品的电阻率最小.     

WWW安全机制研究

ＷＷＷ技术是目前Ｉｎｔｅｒｎｅｔ上使用最广泛和最有商用前任的应用，但是Ｉｎｔｅｒｎｅｔ和ＷＷＷ技术存在的很多安全问题使之不能很好地逃跑内部网络关键应用的需求。本文将探讨ＷＷＷ的安全需求和协议，讨论解决了ＷＷＷ安全问题的各种方案及其实现，最后给出一个基于Ｋｅｒｂｅｒｏｓ的代理方式的ＷＷＷ安全解决方案。     

一种用于低功耗流水线模数转换器的新型低电压运算放大器

本文提出一种新型适用于低电压的两级运算放大器。该放大器采用电平平移技术和电流镜镜像技术分别在第一级和第二级实现CLASS-AB偏置,在相同的电流消耗下,有效输入跨导相对传统的两级运放提高了一倍,从而实现了低功耗、大带宽、建立时间短的目标。采用嵌套米勒补偿技术和对称结构的共模反馈电路,运放在动态工作时可以达到很好的稳定性。在1.2伏的电源电压、0.18微米CMOS工艺下,该运放用于12位40兆赫兹采样频率的流水线模数转换器前端采样保持中,仿真结果显示,采样保持电路的无杂散动态范围达到95.7dB,总谐波失真-94.3dB,信噪失真比达到89.5dB,功耗仅为5.8毫瓦。     

超宽带系统数字基带处理器设计

本文研究基于多带－正交频分复用（MB-OFDM）技术超宽带系统的数字基带处理器设计。该数字基带处理器采用可配置多通路流水线结构实现高达480Mbps的数据率以及从53．3Mbps到480Mbps的多数据率模式。本文采用SMIC0．13um标准CMOS工艺进行芯片设计,芯片核心面积为5mm^2。设计的基带系统在典型室内多径信道环境下（CM1-CM4）进行了仿真验证,综合考虑多径衰落、加性高斯白噪声、以及±50ppm的载波频偏、采样频偏。仿真结果验证了系统的可行性和可靠性。