一个65nm GP CMOS工艺0.06mm2 1.0V 2.5mW 10bit 250MS/s 电流舵数模转换器

A10 bit 250 MS/s current-steering digital-to-analog converter is presented. Only standard Vv core de- vices are available for the sake of simplicity and low cost. In order to meet the INL performance, a Monte Carlo model is built to analyze the impact of mismatch on integral nonlinearity （INL） yield with both end-point line and best-fit line. A formula is derived for the relationship oflNL and output impedance. The relation of dynamic range and output impedance is also discussed. The double eentroid layout is adopted for the current source array in order to mitigate the effect of electrical, process, and temperature gradient. An adapted current mirror is used to over- come the gate leakage of the current source array, which cannot be ignored in the 65 nm GP CMOS process. The digital-to-analog converter occupies 0.06 mm2, and consumes 2.5 mW from a single 1.0 V supply at 250 MS/s.     

空间应用固态图像存储器数据的纠错问题

从空间遥感数字图像信息的存储载体--半导体固态图像存储器出发,讨论了空间应用时存储器的数据错误类型及其对策。针对半导体存储器的各种组织形式,给出了选择纠错码的原则,还分析了不同的纠错码的纠错性能。并且重点论述了适合于空间应用中的存储器纠错码--RS纠错码：较详细地给出了RS码的结构、性质及其编、译码的基本过程和RS码译码算法的最新进展情况,并且介绍了与RS码结合紧密的数据交织技术及解交织技术。讨论了RS纠错码在目前空间应用固态图像存储器中纠突发性错误和随机性错误时的特殊能力。     

抗差分功耗分析和差分故障分析的AES算法VLSI设计与实现

提出了一种抗差分功耗分析和差分故障分析的AES算法硬件设计与实现方案,该设计主要采用了数据屏蔽和二维奇偶校验方法相结合的防御措施.在保证硬件安全性的前提下,采用将128bit运算分成4次32bit运算、模块复用、优化运算次序等方法降低了硬件实现成本,同时使用3级流水线结构提高了硬件实现的速度和吞吐率.基于以上技术设计的AES IP核不仅具有抗双重旁道攻击的能力,而且拥有合理的硬件成本和运算性能.     

信息安全芯片SoC平台及其应用

作为保障信息安全的核心技术,信息安全芯片在电子商务、电子政务、计算安全防护、安全通信等领域日益重要。安全芯片的片上系统化与开发的平台化趋势使得建设一个用于安全芯片设计的SoC平台非常必要。本文从硬件、固件与软件三个层次出发,研究了一个典型的安全芯片SoC平台,并且基于该平台,开发了一款在电子商务、电子政务等领域有广泛应用的数字证书SoC芯片,该SoC芯片可以高效地实现数字签名与身份认证,数据加密与解密等功能,有效保障信息的完整性、机密性与不可抵赖性。     

DES密码电路的抗差分功耗分析设计

提出一种互补结构的寄存器电路设计方案，用于减小DES加密电路的差分功率信号，防御差分功耗分析．提出了一种误导攻击者的干扰电路，在保证加密电路安全等级的前提下，大幅度降低了电路的硬件开销．为节约成本与缩短设计周期，文中使用了一套高效的抗攻击电路的设计流程．     

低硬件成本的高性能Hash算法加速器VLSI设计

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.     

OMA DRM 2数字版权保护终端系统的SoC设计方案及其VLSI实现

根据OMA DRM 2标准提出了一种适用于移动通信终端的数字版权保护SoC设计方案,并在Altera的Stratix EP1S80B956C6 FPGA开发板上获得验证.该方案针对实际应用进行了合理的软硬件划分.其硬件结构基于AMBATM总线,包括一个32位RISC CPU,一个可以执行RSA、AES和SHA-1运算的DRM Agent硬件加速器,一个高性能的真随机数发生器和一系列的接口.基于SMIC 0.25μm标准CMOS工艺,本设计可以工作在76MHz的频率下,面积约为120Kgates,适合低成本应用.此外,本设计增加了存储器保护电路来提高平台的安全性,采用门控时钟的方法降低功耗,具有良好的应用前景.     

超低成本的AES算法VLSI实现

提出一种超低成本的先进密码算法（AES）的VLSI实现方案.为了尽量减小硬件开销,将每轮128位的加解密运算分成4次32位运算,以两级流水线结构实现,同时通过模块复用和优化运算次序,特别是提出了一种低成本的密钥扩展结构,以很小的硬件代价获得很高的性能.本设计采用HHNEC 0.25um标准CMOS工艺,单元面积仅约12k等效门;在100MHz工作频率下,128位加密的数据吞吐率达到256Mbps.     

具有防御功耗攻击性能的双域椭圆曲线密码处理器设计

提出了一种新型椭圆曲线密码处理器设计方案．采用OJW（最优联合权重）点乘调度算法加速点乘运算，该方法对椭圆曲线数字签名算法的验证运算尤为有效．通过引入双域求逆与Montgomery模乘相统一的算法和数据通路，处理器能进行任意GF（p）和GF（2^n）域上的有限域运算．同时针对简单功耗攻击和差分功耗攻击，本文提出了有效的抗攻击措施．基于SMIC 0．18CMOS工艺的实现结果表明，该设计在面积、速度、芯片抗攻击性能方面较同类设计有明显优势．