高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

专用指令集安全处理器设计与VLSI实现

专用指令集处理器（ASIP）结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.     

Fe~(2+)-2,2′-联吡啶分光光度法测定针剂中头孢他啶含量

基于头孢他啶将Fe3+还原为Fe2+,生成的Fe2+与2,2′-联吡啶形成桔红色配合物,建立了Fe2+-2,2′-联吡啶分光光度法测定头孢他啶的新方法,头孢他啶标准溶液质量浓度在0.4～10 mg/L范围内与吸光度呈良好线性关系,线性回归方程为ΔA=0.079 73ρ+0.045 08,线性相关系数r=0.996 0。该法用于针剂中头孢他啶的含量分析,结果令人满意。     

低硬件成本的高性能Hash算法加速器VLSI设计

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.     

OMA DRM 2数字版权保护终端系统的SoC设计方案及其VLSI实现

根据OMA DRM 2标准提出了一种适用于移动通信终端的数字版权保护SoC设计方案,并在Altera的Stratix EP1S80B956C6 FPGA开发板上获得验证.该方案针对实际应用进行了合理的软硬件划分.其硬件结构基于AMBATM总线,包括一个32位RISC CPU,一个可以执行RSA、AES和SHA-1运算的DRM Agent硬件加速器,一个高性能的真随机数发生器和一系列的接口.基于SMIC 0.25μm标准CMOS工艺,本设计可以工作在76MHz的频率下,面积约为120Kgates,适合低成本应用.此外,本设计增加了存储器保护电路来提高平台的安全性,采用门控时钟的方法降低功耗,具有良好的应用前景.     

环境水样中生化需氧量的光度法测定研究

对传统的生化需氧量（BOD）测定方法进行了改进,采用I3- 结晶紫 聚乙烯醇体系光度法测定样品培养前后的溶解氧浓度,实验以碘酸钾与过量碘化钾生成单质碘,新生成的I3-与结晶紫生成的离子缔合物在550 nm 处有最大吸收,采用光度法测定5 天前后培养水样中溶解氧的含量来计算水样中BOD5。所拟方法用于BOD5标准样品溶液、葡萄糖 谷氨酸标准溶液和污水厂进出口水样中BOD5的测定,结果与国家标准方法所得结果一致。     

水泥混凝土桥面防水粘结材料性能研究

通过对SBS改性沥青、环氧沥青、FYT桥面二涂防水粘结材料三种防水粘结材料的性能研究,对比了三种防水粘结材料的剪切强度、拉拔强度和老化性能.发现厚度相同的三种防水粘结材料温度越低抗剪强度越大,但拉拔强度在潮湿的环境下SBS改性沥青下降45.7%、环氧改性沥青下降47.5%、FYT下降48.0%.SBS改性沥青老化前后的拉剪强度由1.26 MPa变为1.34 MPa,拉拔强度基本无变化.表明在三种粘结材料中,作为防水粘结材料,SBS改性沥青耐久性较好.     

基为4的可扩展模乘运算器设计

基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。     

8位嵌入式CPU的AMBA~(TM) wrapper设计

论文提出了一种针对8位嵌入式CPU的AMBATMwrapper设计方法。加上wrapper后的CPU仍采用原指令系统,可以直接替换基于AMBATM总线SoC平台上的32位CPU,而无需对其它硬件作相应的改动,从而大大缩短了设计时间,提高了IP复用的效率。在性能上,相当于同类8位嵌入式CPU的处理速度,但面积和成本远小于32位的微处理器,因而具有较好的应用前景。     

一种新型操作数长度可伸缩的模乘器VLSI设计

在改进基于字的Montgomery模乘算法的基础上，通过优化流水线结构缩短关键路径，实现了一种结构优化的模乘器。设计中采用了按字运算的高基Montgomery模乘算法，使该设计具有良好的可扩展性，可以完成任意位数的模乘运算。改进了模乘器的流水线结构，提高了模乘器的工作效率。该设计可以应用于各种高性能且低成本的RSA密码协处理器设计。